全球首颗软件定义

近存计算3D芯片深度分析报告

——技术突破、产业意义与投资机遇全景解析

发布日期：2026年7月

一、芯片是什么：技术定义与核心参数

1.1 技术原理：软件定义近存计算3D架构

全球首颗软件定义近存计算3D芯片，是一种基于3D堆叠封装技术、将计算单元与存储单元在物理层面近距离集成、并通过软件定义方式动态调度计算任务的全新架构芯片。该芯片的核心创新在于：通过3D TSV（硅通孔）与混合键合技术，将逻辑计算芯片（Logic Die）与高带宽存储芯片（如HBM或SRAM Die）垂直堆叠，使数据传输路径从传统的毫米级缩短至微米级，从根本上突破“存储墙”对算力释放的制约。

与传统的GPGPU（通用图形处理器）路线不同，该芯片不依赖冯·诺依曼架构中“计算与存储分离”的设计范式，而是采用“计算靠近数据”的近存计算（Near-Memory Computing）理念。在近存计算架构下，计算操作直接在存储单元附近执行，数据无需经过长距离总线传输，从而大幅降低数据搬运的能耗与延迟。软件定义则是指，芯片的计算任务调度、数据流路由与资源分配由软件层动态配置，而非硬件固定，赋予了芯片针对不同AI模型（如大语言模型、多模态模型）的灵活适配能力。

1.2 制造工艺与核心性能指标

据公开资料整理，该芯片采用成熟制程节点（据产业调研为22nm至28nm工艺）制造逻辑计算芯片，通过3D堆叠封装实现与先进制程GPGPU相当的性能密度。这一工艺选择具有深远的战略意义——它绕开了对7nm及以下先进制程的依赖，使芯片能够在国产代工厂的成熟产线上量产，从根本上规避了先进制程设备（如EUV光刻机）的供应链限制。

表1 软件定义近存计算3D芯片核心性能指标（据公开资料整理）

数据来源：据公开资料整理，具体数值以厂商正式发布为准。

1.3 与传统GPGPU/ASIC路线的本质区别

该芯片与传统GPGPU及ASIC路线存在三方面本质区别。第一，架构范式不同。GPGPU采用计算与存储分离的冯·诺依曼架构，数据需在计算单元与存储单元之间频繁搬运；ASIC采用固定功能的硬件电路，针对特定算法优化但缺乏灵活性；而软件定义近存计算3D芯片采用“计算靠近数据+软件动态调度”的全新范式，兼顾了能效与灵活性。

第二，制程依赖不同。GPGPU与高端ASIC高度依赖7nm及以下先进制程，以提升晶体管密度与能效；而该芯片通过3D堆叠封装在成熟制程上实现性能密度提升，降低了对先进制程的依赖。第三，生态定位不同。GPGPU依赖CUDA等专有生态，ASIC通常针对单一场景定制；而软件定义架构通过编译器与中间件层适配多种AI框架（如PyTorch、TensorFlow），具备更广泛的生态兼容性。

核心判断：该芯片的本质创新不在于单一技术点的突破，而在于通过“3D堆叠+近存计算+软件定义”三位一体的架构创新，在成熟制程上实现了先进制程GPGPU的性能与能效，同时规避了先进制程的供应链风险。

二、有什么意义：产业与技术里程碑

2.1 打破“存储墙”：从架构层面解决算力瓶颈

“存储墙”是困扰半导体行业数十年的核心难题。在传统冯·诺依曼架构下，计算单元的性能提升速度远快于存储单元，导致数据搬运成为系统瓶颈。据学术研究估算，在典型AI训练任务中，数据搬运的能耗占总能耗的60%至70%，数据搬运的延迟占总延迟的50%以上。这一瓶颈在大模型时代尤为突出——千亿参数模型的训练与推理需要海量数据在计算与存储之间频繁传输，存储墙已成为制约算力释放的核心障碍。

软件定义近存计算3D芯片通过将计算单元与存储单元垂直堆叠，使数据传输路径从毫米级缩短至微米级，数据搬运能耗与延迟大幅降低。据公开资料整理，该架构可将数据搬运能耗降低约60%，延迟降低约50%，从根本上缓解了存储墙对算力释放的制约。这一突破的意义在于：它不是通过提升制程节点来提升性能，而是通过架构创新在同等制程下实现更高能效，为后摩尔时代半导体性能提升开辟了新路径。

2.2 绕开先进制程依赖：国产算力的自主路径

当前，全球先进制程（7nm及以下）产能高度集中于台积电与三星，且受美国出口管制限制，中国芯片设计企业难以获取先进制程代工产能。这一限制对国产AI算力芯片构成了严峻挑战——高端GPGPU与AI加速芯片普遍依赖7nm及以下制程，国产替代在制程层面面临天花板。

软件定义近存计算3D芯片的战略意义在于：它证明了通过3D堆叠封装与架构创新，可以在成熟制程（22nm至28nm）上实现先进制程的性能与能效。这一路径使国产算力芯片能够绕开先进制程的供应链限制，在国产代工厂的成熟产线上实现量产。据产业调研，国内主要代工厂均已具备22nm至28nm制程的量产能力，且3D堆叠封装产能正在快速扩容，为该技术路线的规模化落地提供了产业基础。

2.3 验证“软件定义”可行性：芯片架构的范式转移

“软件定义”最初源于网络与通信领域，指通过软件动态配置硬件功能。将这一理念引入芯片设计，意味着芯片的计算任务调度、数据流路由与资源分配不再由硬件固定，而是由软件层动态配置。这一范式的优势在于：芯片能够根据不同AI模型的结构特征（如Transformer的注意力机制、CNN的卷积操作）动态优化计算流程，实现“一芯片多场景”的灵活适配。

该芯片的成功流片与验证，标志着“软件定义芯片”从学术概念走向工程实践。据公开资料整理，该芯片在主流大语言模型推理任务上实现了与7nm GPGPU相当的吞吐量，同时能效比提升约2至3倍。这一验证结果对芯片架构演进具有里程碑意义——它证明了软件定义架构在AI计算领域的可行性，为后续芯片设计从“硬件固定”向“软件定义”的范式转移奠定了基础。

三、有什么优势：核心竞争力分析

3.1 能效比优势：成熟制程实现先进能效

能效比（TOPS/W）是衡量AI芯片核心竞争力的关键指标。据公开资料整理，该芯片的能效比约15至25 TOPS/W，显著高于主流GPGPU的5至10 TOPS/W。能效比优势的来源在于：近存计算架构将数据搬运能耗大幅降低，使更多能耗用于有效计算；3D堆叠缩短了互连路径，降低了互连能耗；软件定义调度优化了计算资源利用率，减少了无效计算。

能效比优势在实际应用中具有重大价值。在数据中心场景，能效比提升意味着同等算力下电力消耗降低，直接降低运营成本（OPEX）；在边缘计算与智能汽车场景，能效比提升意味着同等电池容量下算力续航延长，拓展了AI能力的应用边界。据测算，若数据中心将GPGPU替换为该芯片，单机柜算力密度可提升约2倍，电力消耗降低约40%，对数据中心的TCO（总拥有成本）优化具有显著意义。

3.2 成本控制优势：成熟制程降低制造成本

成本控制是该芯片的另一核心优势。据半导体行业成本模型估算，7nm制程的晶圆代工成本约1.5万至2万美元/片，而22nm至28nm制程的晶圆代工成本约0.3万至0.5万美元/片，成本差距达3至5倍。虽然3D堆叠封装增加了封装成本（据估算约200至400美元/颗），但整体制造成本仍显著低于先进制程方案。

表2 软件定义近存计算3D芯片与GPGPU成本对比（据公开资料整理）

数据来源：据公开资料与半导体行业成本模型整理，实际成本以厂商数据为准。

3.3 供应链安全优势：规避先进制程限制

供应链安全性是该芯片相对于先进制程GPGPU的核心战略优势。当前，7nm及以下先进制程产能高度集中于台积电与三星，且受美国出口管制限制。软件定义近存计算3D芯片采用22nm至28nm成熟制程，可在中芯国际、华虹半导体等国产代工厂量产，3D堆叠封装可在长电科技、通富微电等国内封测厂完成，实现了从设计到制造的全产业链自主可控。

供应链安全优势在当前地缘政治环境下具有特殊价值。对于国内AI算力基础设施建设而言，该芯片提供了一条不依赖先进制程的自主路径，降低了算力供应链被“卡脖子”的风险。据产业调研，国内主要AI芯片设计企业已在跟进类似技术路线，预计未来2至3年将有更多基于成熟制程+3D堆叠架构的AI芯片问世，形成国产算力的技术矩阵。

3.4 架构灵活性优势：软件定义适配多场景

架构灵活性是该芯片区别于ASIC的核心优势。ASIC针对特定算法优化，性能与能效极高，但缺乏灵活性，一旦算法演进即需重新设计。软件定义近存计算3D芯片通过软件层动态配置计算任务，能够适配大语言模型、多模态模型、推荐系统等多种AI workload，具备“一芯片多场景”的灵活适配能力。这种灵活性在AI算法快速迭代的背景下具有显著价值——芯片无需随算法演进频繁重新设计，降低了研发成本与迭代周期。

四、对国产算力的影响

4.1 AI算力基础设施建设的自主路径

当前，国内AI算力基础设施建设高度依赖英伟达等海外厂商的GPGPU，国产替代面临先进制程限制与生态壁垒双重挑战。软件定义近存计算3D芯片的问世，为国产AI算力基础设施提供了一条全新的自主路径——通过成熟制程+3D堆叠+软件定义的组合，在规避先进制程限制的同时实现高性能AI计算，使国产算力芯片具备了在数据中心规模化部署的技术基础。

据产业调研，国内主要云厂商与智算中心已开始评估该技术路线的部署可行性。若该芯片在后续量产中验证了性能与可靠性，预计将在国内智算中心实现规模化部署，逐步替代部分进口GPGPU。这一替代进程将分阶段推进：第一阶段（2026至2027年）在推理场景率先替代，因推理任务对算力精度要求相对较低；第二阶段（2028年及以后）逐步向训练场景延伸，需进一步提升芯片的算力密度与互连带宽。

4.2 芯片自主生态的构建

芯片自主生态包括供应链、工具链与软件生态三个层面。供应链层面，该芯片的成熟制程+3D堆叠路线与国内代工与封测产能高度匹配，供应链自主可控度高。工具链层面，软件定义架构要求配套完善的编译器、中间件与开发工具，据公开资料整理，相关工具链已在开发中，预计2026年底前发布首个正式版本。

软件生态层面，该芯片通过中间件层适配PyTorch、TensorFlow等主流AI框架，降低了开发者的迁移成本。据产业调研，国内主要AI框架厂商已开始适配该芯片，预计2027年前完成主流模型的全面适配。生态构建的速度将直接影响该芯片的市场渗透——若生态完善，芯片将快速放量；若生态滞后，芯片的规模化部署将受限。

4.3 后续迭代节奏与技术演进

据产业调研，该芯片的后续迭代将沿三个方向推进。第一，制程微缩：从22nm至28nm向14nm演进，进一步提升晶体管密度与能效。第二，堆叠层数增加：从当前的2至3层堆叠向4至6层演进，提升存储容量与带宽。第三，软件定义能力增强：通过编译器优化与算法库丰富，提升对不同AI模型的适配效率。预计每18至24个月迭代一代，性能与能效持续提升。

五、对其他领域的影响

5.1 全球半导体竞争格局的重塑

该芯片的问世，可能对全球半导体竞争格局产生深远影响。长期以来，半导体竞争的核心在于先进制程的追赶，台积电与三星凭借先进制程垄断了高端芯片制造。软件定义近存计算3D芯片证明了通过架构创新可以在成熟制程上实现先进性能，这一范式若被广泛验证，将削弱先进制程的垄断地位，使成熟制程产能的价值重估。

据半导体行业分析，若3D堆叠+近存计算路线成为AI芯片的主流架构之一，全球半导体竞争将从“制程竞赛”部分转向“架构竞赛”，为后发国家提供了弯道超车的机会。这一趋势对全球半导体产业格局具有深远影响——它可能改变先进制程产能的垄断格局，重塑半导体价值链的利润分布。

5.2 AI大模型应用普及的加速

AI大模型的规模化应用受限于算力成本与能耗。该芯片通过能效比提升与成本降低，有望加速AI大模型的应用普及。在云端，更低成本的AI算力使更多企业能够负担大模型的训练与推理；在边缘端，高能效的AI芯片使大模型能够在终端设备本地运行，拓展了AI的应用边界。据产业调研，该芯片在边缘端大模型推理场景的能效优势尤为突出，有望推动大模型在智能汽车、工业控制等边缘场景的落地。

5.3 下游终端的连锁反应

该芯片对下游终端的影响主要体现在智能汽车与边缘计算两大场景。智能汽车方面，高阶智驾对端侧AI算力的需求持续增长，该芯片的高能效特性使其成为车载AI计算的理想方案，有望加速高阶智驾的普及。边缘计算方面，该芯片的高能效与软件定义灵活性，使其能够适配工业控制、智慧城市、物联网等多元边缘场景，推动边缘AI的规模化部署。

六、对股市投资的指引：重点关注细分赛道

基于产业链传导逻辑，该芯片的量产与推广将带动上游先进封装、设备材料、存储配套、EDA/IP等细分赛道的投资机会。以下为A股/港股市场中需重点关注的细分赛道及逻辑支撑。

表3 重点关注细分赛道与投资逻辑（据公开资料整理）

数据来源：据公开资料整理，不构成投资建议。

6.1 先进封装：价值量提升最直接的环节

先进封装是该芯片产业链中价值量提升最直接的环节。3D TSV与混合键合是该芯片的核心工艺，封装成本在芯片总成本中的占比从传统方案的约10%提升至约20%至30%。国内封测龙头长电科技、通富微电、华天科技均已布局3D堆叠封装产能，有望直接受益于该技术路线的规模化落地。据产业调研，国内封测厂的3D堆叠封装产能正在扩容，预计2027年前产能翻倍。

6.2 封装设备：国产替代加速的环节

3D堆叠封装对键合设备、测试设备的需求增长，为国产封装设备厂商带来机遇。精测电子、新益昌、长川科技等国产设备厂商已在3D封装设备领域实现突破，国产替代进程加速。据半导体设备行业报告，3D封装设备的国产化率正从2024年的约15%向2027年的约35%提升，市场空间显著。

6.3 存储配套：高带宽存储需求增长

近存计算架构需配套高带宽存储（HBM或高密度SRAM），存储配套环节将受益于该技术路线的推广。国内存储厂商兆易创新、北京君正已在高密度SRAM领域布局，澜起科技在内存接口芯片领域具备优势。虽然HBM当前主要由海外厂商（三星、SK海力士、美光）供应，但国内厂商在高密度SRAM与存储接口芯片领域的国产替代空间广阔。

6.4 EDA/IP：软件定义架构的配套需求

软件定义架构需配套专用EDA工具与IP核，EDA/IP环节将受益于该技术路线的推广。华大九天、概伦电子在EDA工具领域布局，芯原股份在IP核领域具备优势。软件定义芯片对编译器与中间件的需求，也为EDA厂商提供了新的业务方向。据EDA行业报告，国产EDA在3D封装仿真与软件定义编译器领域的市场空间正快速打开。

七、产业链弹性最大的3个细分环节总结

基于技术壁垒、价值量提升幅度与国产替代空间三个维度的综合评估，该芯片产业链中弹性最大的3个细分环节如下。

7.1 第一名：先进封装（3D TSV与混合键合）

先进封装是该芯片产业链中弹性最大的环节。理由如下：第一，价值量提升最直接——3D堆叠封装使封装成本占比从约10%提升至约20%至30%，单颗芯片的封装价值量翻倍。第二，技术壁垒高——3D TSV与混合键合是封装领域的高端工艺，具备该能力的厂商稀缺。第三，国产替代空间大——国内封测龙头已具备3D堆叠量产能力，有望直接承接该技术路线的封装订单。

7.2 第二名：EDA/IP（软件定义编译器与3D仿真）

EDA/IP是该芯片产业链中弹性第二大的环节。理由如下：第一，软件定义架构对编译器与中间件的需求是全新的增量市场，传统EDA工具无法覆盖。第二，3D封装仿真对EDA工具提出新要求，国产EDA在3D仿真领域有突破机会。第三，IP核需求增长——3D堆叠架构需要专用的TSV IP核与互连IP核。

7.3 第三名：封装设备（键合与测试设备）

封装设备是该芯片产业链中弹性第三大的环节。理由如下：第一，3D堆叠封装对键合设备（如混合键合机）与测试设备（如3D测试机）的需求增长明确。第二，国产替代空间大——3D封装设备的国产化率正从约15%向约35%提升，国产设备厂商有较大的份额提升空间。第三，设备单价高——3D封装设备的单价显著高于传统封装设备，市场空间可观。

八、风险提示

【风险提示】

1. 技术验证风险：该芯片目前处于流片验证阶段，规模化量产的性能、能效与可靠性仍需进一步验证。若量产指标不及预期，可能影响该技术路线的推广节奏。

2. 良率风险：3D堆叠封装的工艺复杂度高，良率爬坡可能慢于预期，影响芯片的量产成本与交付节奏。若良率不及预期，单颗芯片的制造成本将上升，削弱成本优势。

3. 市场竞争风险：全球半导体厂商均在跟进近存计算与3D堆叠技术，若海外厂商在先进制程上实现类似架构，该芯片的成本与能效优势可能被削弱。同时，国内跟进企业增多可能导致同质化竞争。

4. 生态成熟度风险：软件定义架构的推广依赖于编译器、中间件与AI框架适配的生态成熟度。若生态建设滞后，芯片的市场渗透将受限。

5. 本报告基于公开信息与产业调研，所引数据均标注来源，但不对数据的绝对准确性作担保。本报告仅对技术与产业层面进行分析，不构成任何投资建议。市场有风险，投资需谨慎。

免责声明：本报告仅供参考，不构成任何投资建议。投资者应根据自身风险承受能力和投资目标做出理性决策。

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