随着人工智能训练、高性能计算和数据中心加速器持续扩大计算规模，系统性能瓶颈正在从单颗计算芯片的晶体管数量，逐渐转移到计算芯片与高带宽存储器之间的互连能力。
下一代 HBM4/4E 将接口数量由 HBM3/3E 的约 1024 个 I/O 提升至约 2048 个 I/O，并将单引脚传输速率推向 以上，使单颗 HBM 堆栈的理论总带宽超过 。
这种高速率、高并行度和高功率密度的接口，对先进封装提出了四项同步要求：更高的布线密度、更低的信号损耗、更小的电源压降，以及更低的电源分配网络阻抗。
本文详细拆解 Intel 在 2026 IEEE ECTC 发表的 EMIB-T 先进封装技术。该技术在传统 EMIB 局部硅桥基础上引入硅通孔（TSV）、十层以上金属互连、桥上 MIM 去耦电容和斜向高密度布线，在不采用完整大面积硅中介层的情况下，实现面向 HBM4E 的高速信号传输、垂直电源输送和局部高频去耦。
01. 文献信息速览与 HBM4E 的核心封装挑战
? 文献卡片
论文题目： Enabling 12+ Gb/s HBM4E with EMIB-T Advanced Packaging Technology 发表会议： 2026 IEEE 76th Electronic Components and Technology Conference（ECTC） 作者单位： Intel Corporation, Advanced Packaging Technology & Manufacturing 核心技术： EMIB-T、HBM4E、TSV、MIM 电容、信号完整性、供电完整性 目标数据速率： 及以上 目标接口规模： 超过 2048 个 HBM I/O 主要应用： AI 加速器、高性能计算芯片、超大规模多芯粒系统
? HBM4E 带来的四项封装挑战
1. I/O 数量翻倍导致布线密度急剧上升
HBM3/3E 通常采用约 1024 个 I/O，而 HBM4/4E 将接口规模扩大至约 2048 个 I/O。
在封装可用面积没有同比扩大的情况下，I/O 数量翻倍意味着：
微凸点数量显著增加； 信号走线间距被进一步压缩； 单层金属能够容纳的通道数量不足； 层间过孔数量和布线交叉数量增加； 相邻信号之间的电磁耦合变强。
因此，传统金属层数量有限的局部硅桥很难完成 HBM4E 的全部高速信号布线。
2. 12 Gb/s 以上速率加剧信号完整性问题
对于 的 NRZ 信号，其奈奎斯特频率为：
但数字信号的有效带宽并不只包含奈奎斯特频率，边沿信息还依赖更高次谐波。
随着速率提升，以下问题会更加严重：
高频导体损耗增加； 介质损耗增加； 过孔和焊盘不连续性增强； 走线插入损耗增大； 近端串扰和远端串扰增加； 信号边沿变缓； 码间干扰加剧； 接收端眼图宽度和眼图高度减小。
3. 高功率密度 PHY 带来供电完整性问题
HBM4E PHY 需要驱动数量庞大的高速 I/O，同时核心电压和 I/O 电压持续降低，因此供电网络需要在低电压条件下输送较大电流。
直流供电压降可以表示为：
高速瞬态电流引起的电感压降可以表示为：
当供电路径较长时，会导致：
DC IR Drop 增大； 电源回路电感增大； 微凸点电流分布不均匀； 局部电流拥挤； 电源轨动态噪声增加； 高速接口抖动和误码风险上升。
4. 全尺寸硅中介层存在成本和面积压力
Foveros-S、CoWoS-S 等全硅中介层技术具有高密度布线和良好的电气性能，但在超大尺寸系统中也存在明显限制：
大面积硅中介层制造成本较高； 受到光罩尺寸和拼接工艺约束； 硅面积越大，缺陷和良率风险越高； 多层金属结构会进一步提高制造复杂度； 超大芯粒系统的经济性受到限制。
RDL 中介层虽然具有面积和成本潜力，但其过孔尺寸、细线宽良率和布线密度仍可能限制 2K I/O HBM4E 接口的扩展。
? 论文要解决的核心问题
论文的核心工程问题可以归纳为：
如何在不使用完整大面积硅中介层的情况下，同时实现 HBM4E 所需的高密度信号布线、低损耗高速通道、低阻抗供电网络和超大封装尺寸扩展能力？
02. 从传统 EMIB 到 EMIB-T：局部硅桥的能力升级
2.1 传统 EMIB 的基本结构
EMIB 的全称为：
Embedded Multi-die Interconnect Bridge
即嵌入式多芯粒互连桥。
其基本思想是在有机封装基板内部局部嵌入一块小尺寸硅桥，只在两个芯粒需要高速、高密度通信的位置使用硅互连结构。
与完整硅中介层相比，EMIB 不需要使用一块覆盖整个封装面积的大尺寸硅片。
其主要优势包括：
只在局部互连区域使用硅； 降低硅中介层面积成本； 支持细间距微凸点； 支持芯粒之间的高密度互连； 适合构建大尺寸多芯粒系统； 不明显受单一硅中介层光罩面积限制。
2.2 传统 EMIB 的主要不足
传统 EMIB 主要面向局部高速信号互连，但在 HBM4E 场景中存在两个关键不足。
金属层数量不足
传统 EMIB 硅桥的可用金属层数量有限，难以同时容纳：
约 2K 根 HBM4E I/O； 信号回流路径； 电源网络； 地网络； 屏蔽结构； 通道交错布线。
缺少直接垂直供电路径
传统 EMIB 通常主要依靠封装基板进行横向供电。
其电流路径近似为：
封装基板电源层
↓
基板横向走线
↓
硅桥边缘或顶层互连
↓
微凸点
↓
SoC / HBM
这种供电方式会增加有效供电路径长度，进而增加：
路径电阻； 回路电感； 直流压降； 微凸点电流不均匀； 电源网络阻抗。
2.3 EMIB-T 的核心升级
EMIB-T 可以理解为传统 EMIB 的下一代演进版本。
字母“T”主要代表硅桥中引入的：
Through-Silicon Via，TSV
即硅通孔。
EMIB-T 的核心技术升级包括：
在局部硅桥内部集成 TSV 阵列； 将硅桥金属层数量增加至至少十层； 采用小于 的细间距微凸点； 在硅桥内部集成高密度 MIM 去耦电容； 设置独立信号层、电源层和地层； 在高速信号周围设置接地屏蔽； 支持灵活的斜向布线； 支持更加复杂的层间过孔转换； 同时优化信号完整性和电源完整性。
因此，EMIB-T 不再只是一个局部高速信号连接桥，而是同时承担：
高密度高速信号路由； 垂直电源输送； 高频局部去耦； 电源和地网格构建； 多颗 HBM 与超大 SoC 的局部集成。
03. EMIB-T 封装架构：局部硅桥中的信号与电源协同设计
3.1 EMIB-T 的典型封装结构
EMIB-T 封装主要由以下部分组成：
顶层计算芯片或 XPU； HBM4/4E 存储堆栈； 细间距微凸点阵列； 嵌入式 EMIB-T 硅桥； 硅桥内部多层金属互连； 硅桥内部 TSV 阵列； 腔体侧焊点； 有机封装基板； 桥上 MIM 去耦电容； 独立电源层和地层。
原论文图 2(a) 展示传统 EMIB 封装结构，图 2(b) 展示 EMIB-T 结构，图 2(c) 展示代表性的 EMIB-T 十层金属堆叠。
传统 EMIB 中，电源主要通过封装基板横向输送；EMIB-T 则利用硅桥内部的 TSV 构建从封装基板到硅桥、再到 HBM 和 SoC 的垂直供电路径。
3.2 小于 45 μm 的微凸点间距
EMIB-T 采用小于：
的微凸点间距，用于连接 HBM4E、SoC 与局部硅桥。
更小的微凸点间距意味着：
单位面积可以容纳更多 I/O； HBM 与 SoC 之间能够实现更宽的并行接口； 扇出布线空间更加紧张； 对硅桥布线层数和线宽线距提出更高要求； 微凸点电流分配和可靠性更加重要。
3.3 十层以上金属堆叠结构
论文给出的代表性 EMIB-T 结构包含 M1 至 M10 共十层金属。
其中：
M9 用于高速信号布线； M7 用于高速信号布线； M5 用于高速信号布线； M3 用于高速信号布线； 信号层之间设置接地屏蔽结构； 部分金属层用于构建地网格； 部分金属层用于构建电源网络； M1 与 M2 之间集成 MIM 电容； TSV 从硅桥底部连接封装基板； 细过孔连接不同金属层。
代表性堆叠可以简化表示为：
M10 ─ 顶层互连与微凸点连接
M9 ─ 高速信号层
M8 ─ 屏蔽与回流结构
M7 ─ 高速信号层
M6 ─ 地网格
M5 ─ 高速信号层
M4 ─ 地网格
M3 ─ 高速信号层
M2 ─ MIM 电容与电源/地网络
M1 ─ MIM 电容与 TSV 连接
↓
TSV
↓
CSB
↓
封装基板电源与地平面
这种结构的核心思想是：
将高速信号、电源网络、地网络和去耦电容共同集成在局部硅桥中，使 EMIB-T 从单纯的互连桥升级为具有完整 SI/PI 功能的局部硅中介平台。
3.4 TSV 垂直供电机制
EMIB-T 中的电源输送路径可以表示为：
封装基板电源层
↓
腔体侧焊点 CSB
↓
硅桥内部 TSV
↓
硅桥电源与地金属网络
↓
顶层微凸点
↓
SoC PHY / HBM PHY
其中，CSB 为：
Cavity Side Bump
即腔体侧焊点。
CSB 用于连接有机封装基板与嵌入式硅桥底部的 TSV。
3.5 TSV 垂直供电的主要收益
降低直流路径电阻
供电压降为：
TSV 缩短了电流从封装基板到负载的路径，因此可以降低 。
降低供电回路电感
高速电源噪声中的电感压降为：
TSV 垂直供电能够减小供电与回流路径围成的回路面积，从而降低 。
改善微凸点电流均匀性
传统横向供电可能导致靠近电源入口的微凸点承担更高电流，而较远位置的微凸点电流较低。
TSV 阵列可从多个位置向上输送电流，从而：
改善微凸点电流分布； 减少局部电流拥挤； 降低电迁移风险； 改善高速 PHY 的电压一致性。
04. 桥上 MIM 电容：从远端去耦转向负载附近去耦
4.1 为什么 HBM4E 需要局部高频去耦
HBM4E PHY 在高速切换过程中会产生快速变化的瞬态电流。
如果去耦电容距离负载较远，封装走线、基板过孔和微凸点的寄生电感会阻碍高频电流快速到达芯片。
供电网络阻抗可以近似表示为：
其中：
为供电路径等效电阻； 为供电路径等效电感； 为去耦电容； 为角频率。
随着频率升高，电感阻抗为：
会持续增加。
因此，即使基板上布置了较大的去耦电容，如果连接路径具有较大的寄生电感，高频瞬态电流仍然无法及时到达 HBM PHY。
负载端电源噪声可以近似表示为：
因此，降低电源噪声的关键不是单纯增加总电容量，而是降低负载在目标频率范围内看到的 PDN 阻抗。
4.2 EMIB-T 的桥上 MIM 电容结构
论文在 EMIB-T 硅桥的 M1 与 M2 金属层之间集成高密度 MIM 电容。
MIM 的全称为：
Metal–Insulator–Metal
即金属—绝缘体—金属电容。
其电容密度达到：
MIM 电容位于 TSV 阵列上方，并通过密集细间距过孔连接硅桥内部的电源网格和地网格。
4.3 MIM 电容靠近负载的优势
桥上 MIM 电容的高频供电路径可以表示为：
桥上 MIM 电容
↓
M1/M2 电源与地网格
↓
硅桥顶层电源网络
↓
微凸点
↓
HBM PHY / SoC PHY
与封装外围电容相比，这一路径明显更短，因此具有：
更小的串联电阻； 更小的串联电感； 更快的瞬态响应； 更低的高频 PDN 阻抗； 更好的局部电源噪声抑制能力。
4.4 MIM 电容为什么可以布置在 TSV 上方
TSV 周围通常需要设置一定的禁布区域，以避免：
TSV 应力影响； 工艺设计规则冲突； 电气耦合问题； 过孔连接拥挤。
EMIB-T 中的 MIM 电容位于 TSV 上方的 M1/M2 金属层之间，而不是与 TSV 位于同一平面。
因此，MIM 电容可以：
覆盖 TSV 阵列上方区域； 减少 TSV 禁布区造成的面积浪费； 在硅桥大部分区域内连续布置； 提高有效电容面积利用率； 减少额外路由开销。
4.5 实际 MIM 电容的等效模型
实际 MIM 电容并不是理想电容，其等效阻抗可以表示为：
其中：
为等效串联电阻； 为等效串联电感； 为有效电容量。
其自谐振频率近似为：
在自谐振频率以下，电容主要表现为容性；在自谐振频率以上，寄生电感开始占据主导作用。
因此，通过缩短连接路径和减少过孔电感，可以减小 ，提高自谐振频率，并扩大有效去耦频带。
4.6 桥上 MIM 与传统基板电容的区别
EMIB-T 并不是使用桥上 MIM 完全替代封装基板电容，而是构建分层去耦网络：
系统级稳压器与大容量电容
↓
封装基板中低频去耦电容
↓
EMIB-T 桥上高密度 MIM 电容
↓
芯片内部去耦电容
↓
HBM PHY / SoC PHY
不同层级的电容分别负责不同的频率范围，共同降低 PDN 的宽带阻抗。
05. 宽带电气测试：验证 EMIB-T 模型的可信度
5.1 信号完整性测试结构
为了验证 EMIB-T 硅桥的高速电气性能，研究人员设计并制造了专用测试结构。
信号测试结构包括：
两条相邻的窄信号线； 约 的走线长度； 完整的层间过孔转换； 与实际通道相似的金属堆叠； 与实际工艺相同的材料和几何尺寸； 多个晶圆测试位置； 高频探针测试焊盘。
研究人员使用矢量网络分析仪进行晶圆级 S 参数测量，频率范围达到：
原论文图 3 展示了 VNA 探针在 EMIB-T 硅桥晶圆上的测试场景。两组高频探针直接接触硅桥测试焊盘，用于测量高速信号结构和桥上 MIM 电容结构。
5.2 插入损耗
插入损耗通常由正向传输参数 表征：
插入损耗越大，表示信号经过封装通道后的衰减越严重。
对于高速数字信号，插入损耗会：
削弱高频分量； 减慢信号上升沿和下降沿； 增加码间干扰； 降低接收眼图高度； 降低接收眼图宽度。
5.3 远端串扰
远端串扰通常使用 FEXT 表征。
FEXT 是攻击线信号通过电容耦合和电感耦合，在相邻受害线远端产生的干扰。
HBM4E 中的串扰来源包括：
同一通道内的相邻数据线； DWORD 与 AWORD 信号； 相邻 HBM 通道； 不同金属层之间的耦合； 高密度交错布线区域； 过孔转换区域。
5.4 三维全波电磁模型
研究人员使用商业电磁仿真工具建立三维全波模型。
模型中包括：
实际走线宽度； 实际走线间距； 金属层厚度； 介质层厚度； 材料介电常数； 材料损耗角正切； 垂直过孔形状； 层间转换结构； 相邻走线耦合； 接地屏蔽结构。
5.5 测量与仿真的相关性
论文对 50 个硅桥晶圆测试位置进行了测量。
结果显示：
插入损耗测量与仿真高度接近； 远端串扰测量与仿真高度接近； 测量频率范围达到 50 GHz； 不同测试位置的结果分布较集中； 制造工艺变化受到较好控制。
图 4(a) 对比插入损耗的测量结果与仿真结果；图 4(b) 对比远端串扰的测量结果与仿真结果。
两组曲线在宽频带范围内基本重合，说明所建立的三维电磁模型能够用于完整 HBM4E 通道的设计优化。
5.6 为什么模型相关性非常重要
完整 HBM4E 通道包含大量信号和复杂耦合，如果完全依靠实物样品逐个迭代，成本和周期都会非常高。
可靠的建模流程能够实现：
测试结构设计
↓
硅桥样品制造
↓
晶圆级 S 参数测量
↓
仿真与测量相关性校准
↓
完整 HBM4E 通道建模
↓
眼图与串扰仿真
↓
设计规则和布线方案优化
因此，基础测试结构的测量—仿真相关性，是后续完整通道仿真结果可信的前提。
06. MIM 电容测试：验证桥上去耦模型
6.1 测试结构设计
为了验证桥上 MIM 电容性能，论文设计并制造了六种不同的 MIM 测试结构。
这些 MIM 电容：
制作在 M1 和 M2 之间； 位于 TSV 阵列上方； 与电源和地网格连接； 通过晶圆级高频探针测试； 使用并联阻抗测量方式提取电容。
研究人员在每个 MIM 测试结构上放置两对 GS 探针，通过两个端口测量其并联阻抗。
6.2 电容量提取
电容阻抗在理想情况下为：
因此，可以根据测得的阻抗或导纳提取有效电容量。
论文使用商业片上建模工具，从测量结果中提取 MIM 电容值。
6.3 六种 MIM 结构的测试结果
原论文图 5 展示了：
六种 MIM 电容结构； 测量电容与仿真电容对比； 测量阻抗与仿真阻抗对比。
不同结构的电容量大致分布在：
范围内。
测试结果表明：
六种结构的测量电容量与仿真值接近； 阻抗随频率变化的趋势高度一致； 宽带 MIM 电容模型具有较高可信度； 可将实测模型用于完整封装 PDN 仿真。
图 5(a) 展示六种桥上 MIM 测试结构，图 5(b) 对比测量与仿真的电容量，图 5(c) 对比测量与仿真的阻抗频率响应。
6.4 测试结果的工程意义
论文并不是简单在仿真模型中加入一个理想电容，而是：
实际制造桥上 MIM 电容； 对其进行晶圆级宽带测试； 提取真实电容量； 验证阻抗频率特性； 将经验证的模型用于完整 PDN 分析。
因此，论文后续关于 AC PDN 阻抗改善的结论，具有较强的物理测试基础。
07. HBM4E 通道结构：32 个通道如何分配到四个信号层
7.1 HBM4E 的通道排列
单颗 HBM4E 堆栈包含 32 个通道，并按照：
的行列结构排列。
即：
4 行； 8 列； 列编号为 A 至 H。
原论文图 6 展示了 HBM4/4E 与 SoC 两侧的通道排列。HBM 和 SoC 的凸点阵列分别按照 A 至 H 八列分布。
7.2 每个通道的信号构成
每个 HBM4E 通道包含：
两个 DWORD 数据块； 共 48 根数据信号； 一个 AWORD 命令和地址块； 共 24 根命令与地址信号。
因此，每个通道主要包含：
根信号。
32 个通道对应的信号规模非常庞大，因此无法全部集中在一个或两个金属层内。
7.3 四个专用信号层
论文将所有 HBM4E 通道分配到四个 EMIB-T 信号层：
M9； M7； M5； M3。
每个信号层负责同一行中的两列通道。
通道配对方式如下：
7.4 为什么采用 A/H、B/G、C/F、D/E 配对
SoC 侧的凸点间距通常比 HBM 侧更小，因此不同列通道的水平走线长度存在明显差异。
靠近外侧的通道通常更长，靠近中间的通道通常更短。
论文采用长短通道配对方式：
最长通道 A + 最短通道 H
次长通道 B + 次短通道 G
中等通道 C + 中等通道 F
较短通道 D + 较短通道 E
这种配对方式可以平衡：
不同金属层的总布线长度； 高密度区域占比； 插入损耗； 串扰； 层间过孔长度； 通道时延差异。
7.5 为什么最长的 A/H 通道放在 M9
M9 是四个信号层中最高的层，距离顶层微凸点最近，因此其垂直过孔转换最短。
A/H 通道具有以下特征：
A 通道水平路径最长； H 通道水平路径较短； M9 垂直过孔最短； 高密度交错布线比例只有约 28%。
因此，将最差的长通道放在 M9，可以同时减少：
垂直过孔损耗； 总走线长度； 高密度耦合长度； 累积串扰； 时延损失。
7.6 M3 为什么可以承担更高的布线密度
M3 距离顶层微凸点较远，垂直过孔路径更长，但 D/E 通道的水平路径相对较短。
因此，M3 可以容忍：
更长的垂直过孔； 更高比例的交错布线； 约 84% 的高密度布线长度。
这体现了一种系统级均衡方法：
将最长的水平走线分配给最短的垂直路径和最低的高密度比例，将较短的水平走线分配给较长的垂直路径和较高的布线密度。
08. 高密度与低密度布线：控制强耦合区域的长度
8.1 电源走廊造成局部路由拥塞
HBM4E PHY 区域需要为 VDDQ 和 VDDQL 电源轨设置横向电源走廊。
电源走廊会占用通道块的一部分宽度，使可用于信号布线的空间缩小。
因此，电源走廊附近会形成高密度交错布线区。
8.2 高密度区域
在高密度区域中：
两个配对通道共享横向布线空间； 信号交错排列； 信号间距较小； 电容耦合更强； 电感耦合更强； 远端串扰更高。
其结构可以简化为：
信号 A1 信号 H1 信号 A2 信号 H2 信号 A3 信号 H3
│ │ │ │ │ │
└────────高密度交错布线区域───────────────┘
8.3 低密度区域
在低密度区域中，仅有一组通道占用可用空间，因此信号间距更大。
论文指出，低密度区域的信号间距约为高密度区域的：
倍。
因此，低密度区域具有：
更低的横向耦合； 更低的串扰； 更宽松的布线规则； 更好的信号完整性。
图 7(a) 展示高密度区域的截面结构，图 7(b) 展示低密度区域的截面结构。 高密度区域中信号间距明显更小，而低密度区域中信号间距扩大约 2 至 3 倍。
8.4 为什么不需要完全消除高密度区域
整个通道的总串扰影响不仅取决于单位长度的耦合强度，还取决于高耦合区域的长度。
可以近似理解为：
因此，即使某一局部区域的信号间距较小，只要该区域占整个通道的比例有限，总体串扰仍然可以受到控制。
8.5 不同通道的高密度长度预算
论文对不同层的高密度布线比例进行了差异化分配：
最长的 A/H 通道只有约 28% 处于高密度区域； B/G 通道约 41%； C/F 通道约 60%； 较短的 D/E 通道约 84%。
这一设计体现了封装级的串扰预算分配：
通道越长，允许处于最强耦合状态的长度比例越低；通道越短，则可以接受更高比例的高密度布线。
09. 斜向布线：缩短曼哈顿路径并提高封装扩展能力
9.1 传统曼哈顿布线
传统封装布线通常采用水平和垂直方向组合的正交路径。
对于起点和终点之间的横向偏移 和纵向偏移 ，曼哈顿路径长度为：
而直线路径长度为：
通常有：
因此，传统正交路径通常不是最短路径。
9.2 EMIB-T 的斜向路由能力
EMIB-T 依靠更细的线宽、线距规则和更灵活的斜向过孔位置，实现高级斜向布线。
斜向布线可以：
缩短有效走线长度； 减少水平—垂直折线段； 减少直角转折； 降低插入损耗； 减少传播延迟； 减少微凸点扇出区域中的层间跳转； 提高接收端时序裕量。
9.3 减少层间过孔转换
传统正交布线在微凸点扇出区域可能需要多次改变方向或跨层。
每一次层间过孔转换都可能引入：
附加电感； 附加电容； 阻抗不连续； 信号反射； 高频损耗。
斜向布线能够在同一层内直接连接横向错位的端点，从而减少不必要的层间转换。
9.4 支持 HBM 与 SoC 横向错位
斜向路由还允许 HBM 堆栈与 SoC 凸点阵列之间存在一定横向偏移。
这意味着：
HBM 不必与 SoC 边缘完全对齐； 可以更灵活地安排 HBM 位置； 可在 SoC 周边集成更多 HBM； 可以提高封装内总存储容量； 可以减轻局部布线拥塞。
因此，斜向布线不仅是信号完整性优化手段，也是封装系统布局扩展手段。
10. 完整 HBM4E 通道仿真模型
10.1 完整通道长度
在完成通道配对、密度控制和斜向布线后，所有 DWORD 和 AWORD 信号均完成布线。
论文给出的最大通道长度约为：
各信号在通道内部进行了长度匹配。
10.2 接地屏蔽和电源网格
完整通道包含：
信号周围的接地屏蔽； 独立地网格； 独立电源网格； 多层信号路由； 层间过孔； 微凸点扇出； 相邻通道耦合。
10.3 96 根信号联合仿真
瞬态仿真模型总共包含 96 根信号。
信号来源为：
四个相邻通道； 每个通道选取 24 根信号； 总计 根信号。
这种设置同时考虑：
通道内部串扰； 相邻通道串扰； 不同金属层之间的耦合； 高频信号同时切换效应。
10.4 发送端模型参数
发送端模型采用：
输出阻抗：； 焊盘电容：； 输出摆幅：。
10.5 接收端模型参数
接收端模型采用：
焊盘电容：； 接收眼图高度模板：。
完整仿真流程可以表示为：
经实测验证的硅桥模型
↓
完整 96 信号 S 参数提取
↓
发送端模型与焊盘模型
↓
HBM4E 封装通道
↓
接收端焊盘和终端模型
↓
时域仿真
↓
眼图宽度与眼图高度分析
11. 12 Gb/s 眼图结果：无均衡情况下已满足要求
11.1 单位间隔
在 数据速率下，一个单位间隔为：
UI 为：
Unit Interval
即一个比特所占的时间周期。
11.2 无均衡眼图结果
论文对 HBM4E 写方向进行了 瞬态仿真。
在不使用均衡的情况下，当接收眼图高度模板为 时，眼图宽度约为：
换算为实际时间约为：
11.3 与通道预算的关系
论文分配给封装通道的时序影响预算约为：
如果眼图保持约 的开放宽度，就意味着通道引起的时序闭合约为 。
因此，无均衡结果已经达到设计目标。
图 8(a) 展示了无 DFE 条件下的 12 Gb/s 接收眼图。黄色矩形为 80 mV 接收眼图模板，眼图仍具有明显的水平和垂直开口。
11.4 结果说明
无均衡即可满足要求，说明 EMIB-T 通道本身具有较好的信号完整性。
主要原因包括：
最大通道长度控制在约 6 mm； 长通道位于较高金属层； 高密度耦合区域长度受到限制； 设置了接地屏蔽； 采用了斜向布线； 减少了不必要的过孔转换； 不同信号进行了长度匹配。
12. 单抽头 DFE：进一步提升眼图时序裕量
12.1 DFE 的基本原理
DFE 的全称为：
Decision Feedback Equalizer
即判决反馈均衡器。
DFE 利用此前已经判决的比特，估计前一个或多个比特对当前比特产生的后游标码间干扰。
单抽头 DFE 可以简化表示为：
其中：
为当前接收采样； 为前一个比特的判决值； 为第一后游标干扰系数； 为均衡后的输出。
12.2 单抽头 DFE 的仿真结果
启用单抽头 DFE 后，眼图宽度从约：
提升至约：
换算为实际时间约为：
图 8(b) 展示启用单抽头 DFE 后的眼图。与无均衡结果相比，眼图水平开口进一步扩大。
12.3 DFE 的作用边界
DFE 主要用于消除已判决符号产生的后游标码间干扰。
其优势包括：
不会像线性均衡器一样直接放大高频噪声； 单抽头结构复杂度较低； 对短封装通道的残余后游标干扰有效； 可以增加接收时序裕量。
但 DFE 不能替代良好的封装通道设计。
如果通道存在严重的：
插入损耗； 串扰； 反射； 随机抖动； 电源噪声； 前游标干扰；
仅依靠单抽头 DFE 无法完全补偿。
论文结果说明：
EMIB-T 通道本身已经满足 12 Gb/s 要求，而简单的一阶接收均衡能够进一步提供额外时序裕量。
13. 从 12 Gb/s 扩展到 16 Gb/s：EMIB-T 的高速余量
13.1 更高数据速率仿真
论文进一步在相同通道结构下仿真：
； ； 。
仿真仍采用：
接收眼图模板； 单抽头 DFE； 不同焊盘电容条件。
13.2 焊盘电容条件
论文比较了约：
和：
的发送端与接收端焊盘电容条件。
较小的焊盘电容用于代表未来芯片 I/O 可能实现的优化。
13.3 焊盘电容为什么影响高速性能
焊盘电容与发送端输出阻抗形成 RC 低通效应。
其极点频率可以近似表示为：
当 减小时：
RC 极点向高频移动； 信号边沿变快； 高频分量衰减减小； 码间干扰减轻； 眼图宽度增加。
13.4 高速率眼图结果
从原论文图 9 可以观察到：
随着速率从 12.8 Gb/s 提升到 16 Gb/s，眼图宽度逐渐下降，但仍保持明显开口。
将焊盘电容从约 0.4 pF 降低至约 0.35 pF 后，眼图得到一定改善。
图 9 对比了 12.8 Gb/s、14 Gb/s 和 16 Gb/s 条件下的接收眼图宽度，并展示了不同焊盘电容对结果的影响。
13.5 对“支持 16 Gb/s”的准确理解
论文并不是证明当前所有 HBM4E 芯片和封装条件下均可直接实现 16 Gb/s。
更准确的结论是：
在保持 EMIB-T 通道结构不变的情况下，通过适度降低发送端和接收端焊盘电容，并结合单抽头 DFE，通道在 16 Gb/s 下仍具有明显眼图开口。
因此，EMIB-T 为未来 HBM4E 速率升级预留了一定电气余量。
14. 电源完整性设计：TSV 垂直供电降低 DC IR Drop
14.1 HBM4E 的主要电源轨
论文重点分析了以下电源轨：
VDDQ； VDDQL； VDD。
其中：
VDDQ 和 VDDQL 主要与高速 I/O 和 PHY 供电相关； VDD 主要用于存储核心供电。
14.2 传统 EMIB 的直流压降问题
传统 EMIB 缺少穿过硅桥的直接垂直供电通道，因此电流需要经过较长的基板横向路径。
直流压降为：
当负载电流较大时，即使路径电阻较小，也可能产生明显压降。
14.3 EMIB-T 的 TSV 供电改善
EMIB-T 利用 TSV 阵列，将电流从封装基板直接输送到硅桥电源网络，再通过微凸点输送到 HBM 和 SoC。
这一路径可以表示为：
封装基板电源平面
↓
多个 CSB
↓
多个并联 TSV
↓
硅桥电源网格
↓
多个微凸点
↓
HBM4E / SoC PHY
多个 TSV 并联后，等效电阻近似下降为：
其中 为并联 TSV 数量。
14.4 DC IR Drop 改善结果
论文图 11 对传统 EMIB 和 EMIB-T 的直流压降进行了比较。
结果显示：
整体直流压降改善超过：
图 11 使用柱状图对比传统 EMIB 和 EMIB-T 在 VDDQ、VDDQL 与 VDD 三条电源轨上的封装压降。
EMIB-T 的压降明显降低，其中 VDDQ 电源轨改善最为显著。
14.5 其他供电收益
TSV 阵列还可以：
降低封装供电回路电感； 改善所有电源轨的动态响应； 提高微凸点电流均匀性； 降低局部电流拥挤； 减少电迁移风险； 提高高速 PHY 电压稳定性。
15. 桥上 MIM 电容降低 AC PDN 阻抗
15.1 PDN 的谐振与反谐振
真实 PDN 由多个电阻、电感和电容共同构成。
不同层级电容与封装电感之间可能形成谐振或反谐振。
理想 LC 谐振频率为：
在某些频率下，PDN 阻抗可能出现明显峰值。
如果芯片瞬态电流在该频率附近具有较强频谱分量，则电源噪声会被放大：
15.2 无桥上 MIM 时的阻抗峰
传统 EMIB 中，如果没有桥上 MIM 电容，HBM 端与基板去耦电容之间存在较长连接路径。
路径电感与电容可能在中高频形成明显反谐振峰。
原论文图 12 显示，无桥上 MIM 时，PDN 在接近百兆赫兹附近出现明显阻抗峰值。
15.3 加入 MIM 后的效果
加入桥上 MIM 电容后：
中高频 PDN 阻抗显著下降； 原有阻抗峰受到明显抑制； HBM DRAM 端电源噪声降低； 宽频带供电稳定性改善。
论文给出的 AC PDN 阻抗改善超过：
图 12 对比了无桥上 MIM 电容与有桥上 MIM 电容时的 PDN 阻抗。 加入桥上 MIM 后，原本在中高频出现的明显阻抗峰被大幅压低。
15.4 对 82% 改善的正确理解
82% 改善指特定频率范围和特定阻抗峰值条件下的显著降低。
它并不代表：
全部频率点的阻抗都统一降低 82%； 所有电源轨都具有完全相同的改善； 单独依靠 MIM 就能解决所有 PDN 问题。
正确理解是：
桥上 MIM 电容显著降低了 HBM4E 负载附近的中高频 PDN 阻抗，并有效压制了主要反谐振峰。
16. EMIB-T 与其他先进封装路线的对比
EMIB-T 的核心定位可以概括为：
EMIB-T 并不是在所有情况下完全替代全硅中介层，而是在电气性能、成本和系统尺寸之间建立新的平衡。
17. 论文的核心创新点
创新点一：在局部 EMIB 硅桥中引入 TSV
传统 EMIB 主要承担信号互连，而 EMIB-T 通过 TSV 获得直接垂直供电能力。
TSV 主要改善：
DC IR Drop； 供电路径电阻； 封装回路电感； 微凸点电流均匀性； 高功率 PHY 的电压稳定性。
创新点二：至少十层金属支持 2K I/O 布线
EMIB-T 使用四个专用信号层和多个电源、接地、屏蔽层，完成 HBM4E 约 2K I/O 的高密度布线。
创新点三：通道长度与金属层联合分配
论文不是简单按照物理相邻关系分配通道，而是综合考虑：
水平通道长度； 垂直过孔长度； 高密度区域占比； 插入损耗； 串扰； 时序裕量。
最终形成 A/H、B/G、C/F、D/E 的通道配对。
创新点四：控制高密度耦合区域的长度
论文没有追求整个通道完全等间距，而是根据通道长度分配高密度区域比例。
长通道暴露在强耦合区域中的比例更低，短通道则可以接受更高比例。
创新点五：支持斜向布线
斜向布线减少曼哈顿路径长度、直角转折和过孔转换，同时提高 HBM 与 SoC 相对位置的布局灵活性。
创新点六：桥上集成高密度 MIM 电容
电容密度达到：
MIM 电容位于 TSV 阵列上方并靠近 HBM、SoC 负载，用于降低中高频 PDN 阻抗。
创新点七：基于实际测试校准模型
论文完成了：
50 个晶圆位置的信号测试； 至 50 GHz 的插入损耗和串扰测量； 六种 MIM 电容结构测量； 电容量测量—仿真对比； 阻抗测量—仿真对比。
因此，完整眼图和 PDN 结果建立在经测试验证的模型基础上。
18. 论文的完整技术路线
本文采用的研究流程可以总结为：
识别 HBM4E 的 2K I/O 与 12+ Gb/s 需求
↓
提出集成 TSV 与多层金属的 EMIB-T 架构
↓
设计高速信号与 MIM 电容测试结构
↓
制造 EMIB-T 硅桥测试样品
↓
开展 50 GHz 晶圆级宽带测量
↓
完成测量与三维电磁模型相关性验证
↓
设计 32 通道、四信号层 HBM4E 布线
↓
优化通道配对与高密度区域比例
↓
引入斜向路由和接地屏蔽
↓
提取 96 信号完整通道模型
↓
开展 12–16 Gb/s 眼图仿真
↓
设计 TSV 垂直供电与桥上 MIM 网络
↓
比较 DC IR Drop 与 AC PDN 阻抗
↓
验证 EMIB-T 面向 HBM4E 的可行性
19. 论文的主要量化结果汇总
20. 论文的局限性与仍需进一步验证的问题
20.1 完整高速通道主要依赖仿真
论文对基础信号结构和 MIM 电容进行了实际测量，但完整 HBM4E 通道的 12–16 Gb/s 结果主要来自仿真。
尚未展示：
完整封装实物的高速误码率测试； 实际 HBM4E 存储器与控制器联调； 长时间 PRBS 测试； 不同数据模式下的 BER； 完整系统级链路裕量； 大批量封装样品统计结果。
因此，论文主要证明的是：
EMIB-T 具备支持 12+ Gb/s HBM4E 的电气设计可行性，而不是已经完成完整量产系统级验证。
20.2 缺少完整的误码率结果
眼图能够反映通道开口，但不能完全等价于真实 BER。
真实 BER 还受到以下因素影响：
发送端随机抖动； 时钟抖动； 接收器噪声； 电源噪声； 工艺变化； 温度变化； 电压变化； DFE 误判传播； 同时切换噪声。
20.3 缺少完整链路损耗预算
论文没有详细拆分：
发送端抖动预算； 封装确定性抖动； 串扰引起的抖动； 接收端采样误差； 电源噪声引起的时序偏移； 芯片内部布线损耗； HBM PHY 电路裕量。
因此，仍难以根据论文直接建立完整产品级时序和电压预算。
20.4 热分析较少
HBM4E、SoC 和局部硅桥均可能产生或传导大量热量。
论文没有详细讨论：
HBM 堆栈温度； SoC 热热点； TSV 的热传导作用； MIM 电容区域的温度变化； 有机基板热阻； 热对信号损耗和电阻的影响； 热对电源压降的影响。
20.5 机械可靠性分析不足
EMIB-T 中集成 TSV、多层金属、微凸点和 MIM 电容，可能引入：
TSV 周围应力； 硅与有机基板热膨胀系数失配； 微凸点疲劳； 硅桥翘曲； 层间介质可靠性； 热循环寿命问题。
论文没有给出完整的机械和封装可靠性结果。
20.6 成本优势没有定量化
论文将 EMIB-T 定位为具有成本和扩展性优势的方案，但没有给出：
与全硅中介层的单位成本对比； TSV 硅桥增加的工艺成本； 十层金属硅桥的制造良率； MIM 电容增加的工艺步骤； 测试和封装复杂度； 量产规模下的成本模型。
因此，“成本更低”更多是基于局部硅桥架构作出的合理判断，而不是论文中经过详细量化的经济性结论。
21. 对先进封装研究的启示
21.1 SI 和 PI 必须联合设计
论文表明，HBM4E 封装不能只优化信号线，也不能只优化电源网络。
需要联合考虑：
信号层分配； 走线长度； 串扰； 接地屏蔽； TSV 供电； MIM 去耦； 电源走廊； 微凸点电流； 焊盘电容； 接收均衡。
21.2 最差通道优先，而不是平均性能优先
论文重点优化最长、耦合最强和过孔最多的最差通道。
这说明先进封装设计不能只看平均插入损耗，而应重点分析：
最长通道； 最密集区域； 最远供电位置； 最大电流微凸点； 最严重串扰组合； 最差工艺角和温度角。
21.3 局部高密度是可接受的
封装中不一定需要所有区域都保持宽松间距。
更合理的做法是：
识别必须压缩的局部区域； 控制该区域的长度； 将最长通道安排在低耦合层； 将短通道安排在高密度区域； 通过系统级预算控制总体影响。
21.4 去耦电容的位置比单纯容值更重要
桥上 MIM 的关键价值在于减少 ESL。
其逻辑可以概括为：
因此，在先进封装中，电容密度、安装位置和连接过孔同样重要。
21.5 芯片焊盘必须与封装协同优化
论文显示，将焊盘电容从约 0.4 pF 降低至约 0.35 pF，可以改善高速眼图。
这说明封装性能不仅由硅桥决定，也受到芯片 I/O 影响。
完整优化对象应包括：
发送器输出级
+
发送端焊盘
+
微凸点
+
EMIB-T 通道
+
接收端微凸点
+
接收端焊盘
+
接收器与均衡器
22. 对 CPO 与光电异构集成研究的启示
虽然论文直接研究的是 HBM4E 电互连，但其方法对共封装光学和光电芯粒集成具有重要参考意义。
22.1 局部硅桥可以承担 Driver—PIC 高速连接
未来 CPO 系统通常包含：
交换 ASIC； SerDes； 电驱动器； 硅光子芯片； TIA； 光电探测器； HBM； 电源管理芯片。
局部硅桥可以用于连接：
交换 ASIC
↓
SerDes / Driver
↓
局部硅桥高速互连
↓
硅光 PIC / 调制器
22.2 Driver 与光子器件需要共同考虑焊盘和封装
光电调制器系统不能只关注器件本身的：
； ； 电光带宽； 插入损耗； 消光比。
还需要考虑：
Driver 输出阻抗； Driver 焊盘电容； 调制器电极阻抗； 封装互连损耗； 微凸点寄生； 终端电阻； 传输线长度； 电源噪声； 地回流路径。
22.3 桥上 MIM 可用于光电驱动器局部去耦
高速光调制器 Driver、TIA 和 SerDes 均具有较高瞬态电流。
桥上 MIM 可以靠近 Driver 或 TIA 布置，以降低：
电源噪声； 地弹噪声； 同时切换噪声； 输出抖动； 调制幅度波动； 接收灵敏度退化。
22.4 可扩展到光、电、热联合建模
EMIB-T 论文主要聚焦 SI 和 PI，但对于 CPO 系统，还应进一步加入：
光学模型； 调制器电光响应； 光纤耦合； 激光器热漂移； PIC 温度变化； Driver 热噪声； 封装热阻； 热应力。
最终需要建立：
多物理场协同模型。
23. 论文的核心工程结论
Intel 的 EMIB-T 技术本质上是对传统局部硅桥能力边界的一次系统性扩展。
传统 EMIB 主要解决：
如何在不使用完整硅中介层的情况下，实现两个芯粒之间的高密度局部信号连接。
EMIB-T 进一步解决：
如何让局部硅桥同时承担高速信号路由、垂直供电、高频去耦和超大系统扩展功能。
论文的关键结论包括：
高密度布线能力：
通过至少十层金属和四个专用信号层，EMIB-T 能够支持 HBM4E 约 2K I/O 的完整布线。信号完整性能力：
通过通道配对、密度控制、接地屏蔽和斜向布线，最大约 6 mm 的通道可以在 12 Gb/s 下保持约 67% UI 的无均衡眼宽。均衡增益：
启用单抽头 DFE 后，眼宽提升至约 72.5% UI。速率扩展能力：
适度降低芯片焊盘电容后，EMIB-T 在 16 Gb/s 下仍具有明显眼图开口。直流供电改善：
TSV 垂直供电使封装 DC IR Drop 整体改善超过 65%，部分电源轨改善达到 68%–80%。交流供电改善：
的桥上 MIM 电容使 PDN AC 阻抗改善超过 82%。模型可信度：
信号结构和 MIM 电容均完成实际晶圆级测试，测量与仿真在宽频带范围内具有良好相关性。
最终总结
EMIB-T 的价值不只是“在 EMIB 中加入 TSV”，而是形成了一种新的局部硅桥系统架构：
它在全硅中介层与传统局部硅桥之间提供了一条新的技术路线，尤其适合：
超大 AI 加速器； 多芯粒 HPC 系统； 多 HBM4E 堆栈封装； 高功率密度内存接口； 未来光电异构集成与 CPO 系统。
本文根据 Intel 在 2026 IEEE ECTC 发表的 EMIB-T 先进封装论文整理，重点分析其面向 HBM4E 的高速互连、垂直供电、桥上去耦以及信号完整性与电源完整性协同设计方法。
