量子纠错进入系统工程阶段
2025年以来，量子纠错领域连续出现标志性进展：Google 在 105 量子比特的 Willow 处理器上，用距离为 5 和 7 的表面码实现了纠错阈值以下的逻辑错误率，错误抑制因子达到 2.14；Riverlane 与 Rigetti 联合在超导平台上实现了亚微秒级硬件集成实时解码；Quantinuum 在离子阱平台上完成了容错逻辑操作，逻辑错误率比物理基线低 800 倍；QuEra 在中性原子阵列上运行了 48 个逻辑量子比特的可编程处理器。
这些进展意味着量子纠错的竞争焦点已经从证明纠错算法是否可行转向能否构建一套持续、可靠运行的实际系统。因此，白皮书围绕三个问题展开：实时量子纠错的真实瓶颈在哪里？主流解码算法的成熟度是否已达工程可用水平？应当构建怎样的系统架构来支撑大规模容错计算？
六层参考架构
白皮书的核心贡献之一，是提出了实时量子纠错的六层参考架构。该架构将全链路自下而上分解为六个层次：
量子处理器（L1）执行稳定子测量线路
读出处理层（L2）将量子态转换为包含置信度和擦除标志的结构化经典信息
数据传输层（L3）将包含错误信息的数据送达解码引擎
解码引擎层（L4）分发解码任务并管理截止时间
逻辑管理器（L5）维护逻辑错误信息并在必要时进行纠正
逻辑调度器（L6）编译逻辑线路并协调逻辑操作所需的稳定子线路修正。
白皮书认为，此前量子纠错的公开讨论集中在L4层解码器的性能，尤其是其平均速度。这一六层架构将关注点从单层指标扩展到端到端协调：解码器足够快还不够，数据传输链路、逻辑管理调度中的任何一层拖后腿，都会导致系统无法满足实时约束。
p99 尾延迟与解码器基准测试
白皮书对 MWPM、UF、BP+OSD 和神经网络解码器进行了系统性基准测试，覆盖表面码和 qLDPC 码两类主要码型，使用 stim 开源软件包构建噪声模型。测试结果显示，针对表面码，MWPM 解码器的平均延迟在码距 d≤7 时可满足实时约束，但 p99 尾延迟仅在 d≤5 时达标，约为平均延迟的 1.7 至 3 倍。
白皮书将 p99 尾延迟引入量子纠错评估体系。一个平均 200 纳秒但最坏情况达 50 微秒的解码器，在实际运行中会导致积压堆积，迫使 QPU 在等待逻辑错误信息时被迫空转，累积额外的物理误差。这一指标使得解码器评估更贴近真实系统运行条件，而以往工作中仅以平均值衡量会显著高估工程就绪程度。
三类硬件平台的架构对比
白皮书同步完成了超导、离子阱、中性原子三类主流量子计算平台的系统架构对比分析。三类平台的纠错周期、测量方法、数据传输路径和解码器实时约束均具有显著差异：超导平台的微秒级纠错周期对解码延迟最为苛刻，离子阱和中性原子平台则由于实验操作的复杂性，往往需要毫秒级的纠错周期。例如，中性原子平台需要集成图像式测量信息读取、原子损耗检测和阵列动态重排。白皮书为每类平台均给出了六层架构的具体物理实现方案。
在工程策略层面，白皮书讨论了 FPGA 加速、GPU 加速、并行窗口解码和分布式解码器架构，这四条路径均可用于纠错实验向更大的码距扩展。同时，纠错系统的构建依赖于精确时钟同步和异构计算编排等工程方向，通信和云计算基础设施经验可以直接贡献于容错量子计算的系统工程。
该成果是国内研究力量在量子纠错系统工程方向的首次联合发声，填补了产业联合体在纠错领域无公开技术架构白皮书的空白。标志着国内联合研究力量在该方向已具备与国际第一梯队同期对话的能力。
本白皮书由北京量坤研究院、北京量坤前沿研究院、中国移动研究院、相干科技有限公司、中科酷原（武汉）科技有限公司、北京太初元芯集成电路有限公司联合撰写。
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【转载文章发表日期：2026/6/2】
