✍️ 导读当数据率迈向 448 Gbps，通信通道的奈奎斯特频率直接推高至 112 GHz。在此极高频下，传统硬件设计正遭遇严重的结构性谐振与断崖式衰减。 本文全面拆解 DesignCon 2026 峰会前沿研究《Improving Spectral Efficiency by Optimizing Sub-Nyquist Equalization for 448 Gbps》，为您揭示如何通过发射端脉冲整形与时域预测指标，在物理极限边缘压榨出下一代大算力集群的互连潜能。
01. 报告信息速览与系统挑战
? 报告文献卡片
报告主题： Improving Spectral Efficiency by Optimizing Sub-Nyquist Equalization for 448 Gbps（通过优化次奈奎斯特均衡提升 448 Gbps 谱效率） 发布会议： DesignCon 2026 (Santa Clara, CA) 核心作者群： Andrew Josephson, Brandon Gore, Richard Mellitz (Samtec); Francesco de Paulis (Univ. L'Aquila); Luis Boluna, John Calvin, Rick Rabinovich, Mike Resso (Keysight)
? 448G 时代的核心物理矛盾
高阶信号对高频带宽的极致压榨： 当数据率向 演进时，基于 PAM4 调制的系统所需的奈奎斯特频率（Nyquist Frequencies）将直接被推高至 。 微观几何带来的高频谐振危机： 在空气介质中，该频段对应的 波长谐振残桩（Quarter-Wave resonant Stub）长度仅为约 。机械可分离接口（如可插拔连接器、过孔残桩）的微小突变往往决定了系统可实现的截止频率（Roll-Off Frequency），这使得测试夹具与物理组件的频域响应开始严重侵蚀信号的奈奎斯特频段。 传统表征体系的失效： 传统的信号完整性（SI）度量指标，如插入损耗（IL）、插入损耗偏差（ILD）、反射损耗（RL）和截止频率等，虽然能够客观描述信道的物理特性，但此时信道的最终可恢复性已演变为高度依赖 SerDes 内部 DSP 算法的自适应能力。
02. 基于香农定理的谱效率扩展模型
为了定量评估 SerDes 在极限损耗信道下的工作能力，研究团队引入了扩展的香农信道容量与谱效率模型。
1. 经典香农理想公式
2. SerDes 物理层可实现谱效率公式
针对 400G-Class 级的硬核 SerDes 物理层，研究团队引入了有限均衡能力和实现惩罚因子，提出了可实现谱效率（Achievable Spectral Efficiency）模型：
其中，SerDes 能力因子 被明确定义为：
各分量具体物理含义如下：
：调制效率（Modulation Efficiency） ：前向纠错码（FEC Code）的开销 ：码间干扰（ISI）的恢复能力 ：串扰引起的惩罚因子（Crosstalk Penalty） ：硬件架构的实际实现惩罚（Implementation Penalty）
图表解析： 该模型表明，信道带宽在实际工程中已转变为由固件与算法定义（Firmware defined）。均衡器本质上是在耗费粒子侧能量（以 pJ/bit 或 mW/Gbps 衡量）的情况下，去换取频域波形侧的可恢复带宽（bits/Hz）。本项研究的优化核心正是在于极大化 指标。
03. 三类前沿互连信道拓扑结构参数
研究团队构建了三种典型的超高带宽信道用于数据对比与仿真验证：
| DUT 1 | |||
| DUT 2 | |||
| DUT 3 |
04. 预硅测量仿真环境与算法配置基准
为了在物理芯片未完全成熟前精准预测系统级表现，研究团队构建了高度逼真的预硅（Pre-silicon）测量仿真工作流。
1. 发射端（Silicon Tx）理想化假设配置
输入码型选用标准 （包含 个符号）的 PAM4 信号。 信号电平失真度 ，电压 Level 1 和 Level 2 分别精确定位在 和 。 固有抖动：随机抖动 （差分）；基于 Dual-Dirac 模型的确定性抖动 。 发射端物理带宽采用 4 阶贝塞尔滤波器（4th order Bessel Filter）限制在 。
2. 接收端（Silicon Rx）前沿自适应算法架构
前置滤波器与白噪声： 通道内注入量化背景随机噪声 。接收端前置 4 阶巴特沃斯滤波器（4th-order Butterworth Filter）用于代替模拟抗混叠电路，其截止频率动态绑定数据率：
2-Stage CTLE（连续时间线性均衡器）： 其传输函数 被建模为双极点-双零点级联网络：
MMSE 协同优化自适应主控： 后级搭载强大的数字处理单元，包含 30 阶前馈均衡器（30-taps FFE）（配置为 8 个前驱 precursor，21 个后驱 post-cursor），以及 1 阶判决反馈均衡器（1-tap DFE）。全链路通过最小均方误差（MMSE）算法跨时域-频域联合协同求解。
05. 数据率扫描控制参数一览表
在将数据率由 阶梯式暴力扫描至极限 的过程中，Rx 端各项底层算法配置参数的演进矩阵如下表所示：
| 212.5 | ||||||
| 255.0 | ||||||
| 297.5 | ||||||
| 340.5 | ||||||
| 382.5 | ||||||
| 425.0 |
06. 传统物理指标失效分析与垂直眼图闭合度（VEC）
为了科学量化最终眼图的开度，本实验严格执行工业标准的垂直眼图闭合度（VEC）数学统计算法：
插入损耗指标在 100 GHz 以上的逻辑崩塌
根据实验测量的全面扫描波形，研究团队发现了高速互连界长期存在的一个重大预测盲区：
95 GHz 以下的完美共振： 三种信道在 频点表现出几乎完全相同的电气损耗（DUT 1 = ，DUT 2 = ，DUT 3 = ）。在数据率上升到 之前，三者的最终可恢复 VEC 曲线几乎完全重合。 100 GHz 以上的错位灾难： 当扫速冲破 （对应 数据率）后，DUT 1（带状线仿真器）由于 Break out 区域在 的陡峭物理谐振，其在奈奎斯特频点处的插入损耗瞬间恶化至惊人的 深度陷波。相比之下，优化良好的同轴 C2M 通道（DUT 2）与共封装铜缆（DUT 3）在此频点的损耗仅为 和 左右。
图表解析： 曲线清晰展示了 VEC 随奈奎斯特频率分叉的趋势。令人震惊的是，VEC 的实际测量结果与奈奎斯特频点下的插入损耗表现出了极度的错位（Miscorrelation）。在高达 物理塌陷的次奈奎斯特信道中，SerDes 凭借 30 阶 FFE 与 1 阶 DFE 的强力拉升，依然成功把 VEC 控制在可接收的稳定范围内。这证明了基带高速信号在跨越次奈奎斯特信道时，传统插入损耗已经彻底失去了对系统最终误码率的精确预测能力。
07. 新型预测金标准： 指标的引入与时域实证
鉴于频域单点损耗指标的失效，研究团队开创性地将原用于芯片和主机端规范表征的 指标（源自 IEEE Std 802.3ck-2022 Annex 151 规范）引入到纯物理信道 S 参数的最终质量预测中。
1. 的时域定义方程
其中：
：单脉冲响应的时域波形峰值电压（Ratio of Pulse Peak）。 ：阶跃响应流完全收敛后的稳态电压（Steady State Voltage）。
2. 时域实证结论
通过对 4.7ps（对应 400Gbps PAM4 基频脉冲）的高清脉冲时域响应分析表明：
中低频段的强关联性： 脉冲波形高度在约 以下与插入损耗的发展趋势表现出高度的时频域对等性。 高频截止的敏锐度： 当信道特性在 以上发生断崖式下跌时， 的斜率能够极度灵敏地与 VEC 的恶化斜率保持数学上的高度同步一致，而不会受到频域局部陷波造成的伪信号误导。
最终的对比实验清晰证明：相比传统的单点插入损耗， 能够更全面地反映经过均衡器拓扑复合重构后，数字脉冲信号的真实恢复概率。
08. 核心工程技术结论
本项 DesignCon 2026 研究成果为下一代先进封装互连设计提供了三条极具指导性的工程范式：
次奈奎斯特信道生还可行性： 证明了通过 FFE/DFE/CTLE 在时域-频域的联合优化，在遭遇严重物理谐振且滚降频率卡在奈奎斯特频点之下的硬件环境中，448G 级 PAM4 链路依然可以通过自适应架构实现生还（Survive）。 发射端脉冲整形滤波器的引入： 建议引入近奈奎斯特脉冲整形滤波器（Near-Nyquist pulse-shaping filters）。此举可在发射端主动压缩物理信号占据的能量带宽，以小幅度换取对整体符号能量效率的最大化保护，并通过发射端预编码（Precoding）技术直接分担接收端（Rx）洗刷 ISI 码间干扰的算法开销。 评价指标的彻底更迭： 强烈呼吁整个高速芯片与系统行业逐渐抛弃传统的单点 IL 判定基准，全面建立以 为核心、辅以额外 ISI 边界判定预测矩阵的下一代 448G 链路设计 Sign-off 规范标准。
? 参考文献 (References)
[1] A. Josephson, B. Gore, R. Mellitz, F. de Paulis, L. Boluna, J. Calvin, R. Rabinovich, and M. Resso, "Improving Spectral Efficiency by Optimizing Sub-Nyquist Equalization for 448 Gbps," in Proceedings of DesignCon 2026, Santa Clara, CA, Feb. 2026, pp. 125-143.
[2] IEEE Std 802.3ck-2022, 100 Gb/s, 200 Gb/s, and 400 Gb/s Electrical Interfaces Task Force, Annex 151, Eq. 163A-9.
[3] "A Novel Approach to 224 Gb/s Reference Receiver Design Using Raised Cosine Response for Noise Mitigation," in Proceedings of DesignCon 2023, Santa Clara, CA.
本文由微信公众号【芯有灵矽】独家整理发布。我们致力于分享最硬核的底层半导体工艺、信号/电源完整性分析（SI/PI）及光电共封装多物理场联合仿真技术。如需转载，请注明出处。
