摩尔定律趋缓，先进封装延续单芯片的“摩尔定律”
1.1. 封装技术四代跃迁，从边缘配角走向价值中心
半导体行业可大致分为芯片设计、晶圆制造、封装测试三大环节。20 世纪 80 年代 至今，半导体产业分工模式经历了从 IDM（垂直整合制造）到 Fabless+Foundry+OSAT （专业化分工）的演进，产业链上游的芯片设计绘制产品功能与性能蓝图，中游的 晶圆制造将设计转化为物理芯片，下游的封装测试则完成芯片的保护、连接与筛选。
芯片设计定义产品功能与性能目标，但其实现程度取决于制造与封装能力。芯 片设计环节按照预期的产品功能、性能指标形成电路设计版图，是后续晶圆制 造和封装测试环节的基础。设计环节直接面向终端应用需求，将市场需求转化 为可实现的电路方案，决定了芯片的核心功能和性能上限。
晶圆制造技术门槛高，物理极限正在逼近。根据电路设计版图，晶圆制造通过 光刻、刻蚀、离子注入、退火、扩散、化学气相沉积、物理气相沉积、化学机 械抛光、晶圆检测等一系列工艺流程，在半导体硅片上生成电路图形，产出符 合设计规格的晶圆。
封装测试正从低成本附属工艺跃升为高价值核心环节。封装环节通过引脚实现 集成电路与外部的电信号互连，并使用塑料、金属、陶瓷等材料制作外壳保护 芯片免受外部环境损伤；测试环节包括进入封装前的晶圆测试（CP）和封装完 成后的成品测试（FT），晶圆测试主要检验每个晶粒的电性能，成品测试主要 检验产品的电性能和功能。
半导体封装技术主要经历了四个阶段：第一阶段为传统引线键合，以 DIP、PLCC、 QFP 为主要封装形式；第二阶段为阵列封装与系统集成，BGA、CSP、MCM 成为主 流方案；第三阶段为倒装芯片与晶圆级封装，代表形式包括 FCCSP、Fan-In WLP 与 Cu Pillar 结构；第四阶段为 2.5D/3D 先进封装，技术重点转向 TSV、硅中介层、FanOut WLP 及 Hybrid Bonding，基于该类封装实现的 Chiplet 架构与 HBM 高带宽存储 成为 AI 与数据中心的关键支撑。
引线键合技术仅支撑百级 I/O，已难以满足算力时代对高 I/O 密度的需求。引线键 合主要封装形式包括 DIP、PLCC 与 QFP，通过金丝或铝丝实现芯片与外部引脚连 接。封装目标集中于基础电气连通与物理防护，引脚数通常低于 100，Pitch 大于 100μm，封装体积较大、信号路径较长、散热能力有限。该阶段与微米级制程相匹 配，为 SMT 与规模化制造奠定产业基础，但在 I/O 密度与性能层面存在天花板。 阵列封装将 I/O 密度提升至千级，但仍受限于二维平面。随着 90nm-65nm 节点推 进，封装形态由周边引脚转向阵列分布，BGA、CSP 与 MCM 成为主流方案，包括 PBGA、FBGA 及堆叠芯片、PoP/PiP 等结构。该阶段显著提升了引脚数量（数百至 上千）与封装可靠性，Pitch 约 150-80μm，支持移动终端与消费电子快速发展。但 整体仍以 2D 平面集成为主，热管理与功耗逐步成为系统瓶颈。
倒装/WLP 技术提升封装性能，但面对 AI 算力需求仍力不从心。在 45nm-28nm 节 点背景下，倒装芯片（Flip Chip）与晶圆级封装（WLP）成为核心方向，代表形式 包括 FCCSP、Fan-In WLP 与 Cu Pillar 结构。通过 μ-Bump 与 RDL 实现更短互连路 径，Pitch 约 40-20μm，显著降低寄生电感并改善散热条件，推动封装性能与芯片性 能协同优化。 2.5D/3D 先进封装突破亚微米级 Pitch，是突破算力墙的重要路径。进入 32nm 以下 直至 3nm 先进节点，传统单片 SoC 在面积、功耗和良率上的约束显著放大，封装技 术由此迈入以 2.5D 与 3D 为核心的先进封装时代。技术重点转向 TSV、硅中介层、 Fan-Out WLP 及 Hybrid Bonding，Pitch 进入亚微米时代，万级 I/O 规模的超高密度 互连成为现实。Chiplet 架构与 HBM 高带宽存储成为 AI 与数据中心的关键支撑， CoWoS、Foveros 等平台推动封装由工艺配套升级为系统设计核心。数据显示，Hybrid Bond W2W 工艺正从 2 微米向 2027 年预期的 0.5 微米以下极速演进，RDL 线宽线 距逼近 2 微米极限。
封装产业地位已从配套工艺跃升为核心环节。纵观封装技术四大阶段的演进，其本 质是持续提升互连密度。1）互连密度方面，传统引线键合与阵列封装受限于 100 微 米以上的 Pitch 瓶颈，仅能支撑百级 I/O 互连；倒装与晶圆级封装将 Pitch 压缩至 20- 40 微米区间；2.5D/3D 先进封装利用硅中介层与混合键合技术，将互连精度推入亚 微米时代，实现万级 I/O 规模。2）Pitch 演进方面，从引线键合的>100μm 到阵列封 装的约 150-80μm，再到倒装/WLP 的约 40-20μm，最终进入 2.5D/3D 的亚微米时代 （3D≤6μm）。3）应用驱动方面，从传统逻辑、分立器件到消费电子、移动终端，再 到智能手机、高性能 SoC，最终转向 AI/HPC、数据中心。4）产业地位方面，封装 从单纯的工艺配套升级为系统设计核心，成为突破 AI 与 HPC 算力墙的关键。
1.2. 摩尔定律趋近物理极限，先进封装成为 AI 芯片的绝佳搭档
摩尔定律放缓叠加光罩面积约束限制单芯粒性能，Chiplet 解放单芯片性能上限。一 方面，摩尔定律逐步失效，晶体管密度提升节奏已从“两年翻倍”显著放缓，2011 年 28nm 制程的晶体管密度可达 13.31 百万个/mm2，2020 年的 5nm 制程的晶体管密 度为 171.3 百万个/mm2，对应晶体管密度的复合增速为 30%+。然而，5nm 以下制 程，其晶体管密度增速便开始显著放缓，摩尔定律逐步失效。另一方面，光罩面积 上限将单芯粒面积限制在 858mm²以下，高 NA EUV 方案下更会减半至约 429mm²。 面积与单位面积晶体管数量均受限，单芯粒性能难以提升。Chiplet 技术通过将多颗 芯粒有机拼装为一颗芯片，解放单芯片性能上限。
Chiplet 技术的核心约束集中在带宽、功耗与时延三个维度。1）带宽约束：CPU、 GPU、HBM 等异构计算与存储单元在 Chiplet 架构下被物理拆分，原本发生在单一 芯片内部的大规模数据交互被转移至芯片之间，要求互连具备接近片上互连的超高 带宽，以避免算力单元因“等数据”而空转。2）功耗约束：跨芯片通信频次与数据 量显著上升，若互连功耗过高，将迅速吞噬 Chiplet 在制程拆分与良率提升方面带来 的能效红利，使系统功耗不降反升。3）时延约束：异构单元间协同计算高度依赖低 时延与确定性的通信路径，过高或不可控的时延不仅拉低系统性能上限，还会显著 增加架构设计与软件调度复杂度。 传统封装在长距离传输、带宽、功耗、时延上存在不足，成为算力发展瓶颈。传统 封装下信号需经过基板与 PCB 的长距离传输，由于 PCB 线宽与间距限制，单位面 积 I/O 数量无法满足 AI 加速器对高带宽的吞吐需求，且长距离走线迫使采用高电压 SerDes 驱动，导致互连功耗抵消了 Chiplet 带来的架构优势。 2.5D/3D 先进封装将互连密度提升至芯片内部水平，Chiplet 架构从理论走向现实。 以 CoWoS、InFO 及 SoIC 为代表的 2.5D/3D 先进封装技术，通过微凸点、TSV 硅通 孔及 Hybrid Bonding 技术，将互连密度提升至接近芯片内部金属层水平，RDL 线宽 缩窄至 1-2 微米。这种物理距离的极致压缩实现了 Die-to-Die 通信的 TB/s 级带宽， 并将传输能耗从传统 SerDes 的 10-20 pJ/bit 大幅降至 0.1-1 pJ/bit，使得多芯片间的 行为在软件与架构层面上近乎“无感”，彻底解决了时延与同步难题。 生成式 AI 对算力提出更高要求，先进封装已成 AI 芯片最佳搭档。生成式 AI 大模 型对算力的极度渴求正加速半导体技术路径演进，单纯依赖先进制程已无法满足需 求，先进封装成为提升系统性能的核心依托。从存储端看，3D 堆叠存储器是支持大 模型运行的背后功臣，其通过硅通孔（TSV）等先进工艺垂直堆叠多个 DRAM，未 来向更高数量层数演进还将应用混合键合技术，目前 GPU 搭载 3D 堆叠存储器已成 为 AI 服务器的主流选择，极大缓解了显存带宽瓶颈。从逻辑端看，受 AI 芯片需求 爆发催化，当前台积电 CoWoS 封装产能严重供不应求。CoWoS 作为典型的 Chiplet 架构落地，其核心在于将不同功能芯片堆叠于同一片硅中介层上实现多颗芯片高速 互联，从而达到突破单芯片面积限制、提高系统综合性能、降低功耗并缩小封装尺 寸的目标。
1.3. 先进封装技术拆解，四大核心工艺筑牢基石
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（报告来源：东北证券。本文仅供参考，不代表我们的任何投资建议。如需使用相关信息，请参阅报告原文。）
