本公众号打造行业题材资料库，点关注不迷路 **免责声明**：本文仅为个人投资逻辑记录与行业观察分享，不构成任何投资建议。市场有风险，投资需独立判断、自负盈亏。 核心结论：全行业必然拥抱3D堆叠+Chiplet大方向（韬定律底层逻辑），但不会所有厂商完整复刻华为「DUV反复套刻+逻辑折叠+灵衢总线全栈自研」的专属路线。最终分化为三套技术分支：国内阵营走DUV套刻路线、海外巨头EUV+堆叠双轮驱动、终端大厂做差异化裁剪。产业链增量将长期兑现，其中全球通用增量（混合键合、TSV、ABF载板等）空间最大，国内独有增量（RDL直写光刻、红外套刻量测等）短期弹性最强。 |
一、韬定律的技术本质与底层逻辑
1.1 从摩尔定律到韬定律：范式转移
2026年5月25日，华为董事、半导体业务部总裁何庭波在IEEE国际电路系统研讨会（ISCAS 2026）上正式提出半导体演进新原则——「韬（τ）定律」，主张以「时间缩微」替代传统的「几何缩微」。
这是中国半导体企业首次以公开、系统的方式向全球产业界提出不依赖最先进光刻路径的演进框架，标志着半导体产业发展范式的重大转移。
维度 | 摩尔定律（几何缩微） | 韬定律（时间缩微） |
核心优化目标 | 缩小晶体管尺寸（几何尺寸） | 压缩全链路信号时延τ（时间常数） |
提升路径 | 制程工艺升级（EUV光刻） | 3D堆叠+逻辑折叠+异构集成 |
瓶颈 | 原子极限、EUV光刻机封锁 | 热管理、良率、EDA工具 |
通俗类比 | 拓宽马路、把车道修得更窄更密 | 重新规划路网、搭建多层互通高架 |
1.2 韬定律三大核心技术支柱
韬定律内核：不靠缩小晶体管，靠缩短信号路径提升性能，拆解为三个通用动作：
1.逻辑折叠：平面电路改成立体分层排布，大幅缩短走线距离，降低寄生电阻电容
2.芯粒化拆分：计算、存储、IO拆成独立芯粒（Chiplet），异构集成
3.铜铜混合键合垂直堆叠：无焊球铜对铜贴合，互联密度提升千倍，减少RC延迟
实测数据：麒麟2026芯片逻辑折叠技术首次落地，晶体管密度从155 MTr/mm²阶跃到238 MTr/mm²，提升55%（按传统制程迭代需要三年达到）；P核能效提升41%。 |
1.3 华为专属方案 vs 通用底层逻辑
需要明确区分两层：一层是全行业必走的通用底层逻辑，一层是华为被逼出来的专属工程方案。
通用底层逻辑（全球必走） •逻辑折叠电路设计 •芯粒化拆分与异构集成 •铜铜混合键合垂直堆叠 •Intel Foveros、台积电SoIC、AMD 3D V-Cache、三星X-Cube本质相同 | 华为专属差异化方案 •制造端：成熟14/28nm + DUV多次RDL套刻 •生态端：自研灵衢D2D芯粒互联总线、全套3D国产EDA •架构端：移动端SoC精细化逻辑折纸电路优化 •海外巨头有EUV，没必要照搬 |
二、行业未来发展趋势与技术路线分化
2.1 全球厂商路线选择分梯队
第一梯队：国内无EUV可用的芯片厂 → 全面跟进华为完整路线
代表厂商：紫光展锐、寒武纪、壁仞、地平线、全志等
这群厂商和华为痛点一模一样：拿不到EUV先进代工，只能在成熟制程内卷。
•设计端：复刻逻辑折叠电路设计 + 芯粒拆分，用14/28nm跑出等效7/5nm算力
•制造端：导入DUV多层RDL套刻工艺，复用国内中芯成熟产能
•封装端：上马XDFOI类扇出堆叠、混合键合产线
•工具端：采购国产3D EDA、热仿真软件
增量判断：未来3年产业链最大纯增量，国内所有移动端、AI、边缘芯片都会集体切换这套方案。
第二梯队：海外手握EUV的IDM/设计巨头 → 底层堆叠必做，套刻路线选择性采纳
厂商 | 必做方向 | 不会做/选择性做 |
Intel | Foveros 3D堆叠、背面供电（逻辑折叠）；DUV多重图案化绕开EUV风险 | 高性能芯片仍用EUV先进制程 |
英伟达/AMD | HBM垂直堆叠、芯粒拆分、硅桥互联（τ缩微思路）；CoWoS/SoIC持续扩产 | DUV多层套刻（直接台积电N2/N1.4代工） |
苹果 | 局部电路折叠、内存堆叠；自研芯粒互联协议 | 多轮DUV套刻（依托台积电最先进制程） |
第三梯队：台积电、三星代工厂→ 扩充3D封装产能，两套制造工艺并行
•先进线（EUV）：继续2nm往下走，服务苹果、英伟达
•成熟线（DUV）：专门开发多轮RDL套刻、晶圆折叠代工服务，承接国内客户+全球成本敏感型芯片
台积电已在升级InFO-RDL多层布线工艺，承接成熟制程等效先进芯片订单。
2.2 技术格局分化预判（3-5年）
•西方阵营：EUV先进制程 + 3D封装双轮驱动
•中国阵营：DUV成熟制程 + 多层套刻 + 逻辑折叠为主路线，同时自研国产EUV双线布局
•行业标准：Chiplet物理接口会统一，电路折叠、套刻工艺会形成两套独立产业链标准
三、新增细分赛道详细拆解
核心原则：剔除原有单颗SoC存量供应链，只算新增工艺、新增耗材、新增设备、新增架构配套、新增系统端刚需。 |
底层逻辑：传统芯片 = 晶圆制造 + 传统引线键合封装；套定折叠芯片 = 晶圆 + 多道中道RDL套刻 + 晶圆减薄 + 铜铜混合键合 + TSV垂直通孔 + 多层堆叠 + 协同EDA + 新型基板 + 高密度热管理，绝大部分环节是从前没有的新增开支。
3.1 中道先进封装设备（全链条最大增量）
传统后道封装只有划片、焊球、塑封、测试；折叠芯片新增整套中道晶圆级工艺，属于从零新增资本开支+耗材消耗，价值量从芯片成本8%涨到35%+，增量占比超90%。
设备品类 | 增量逻辑 | 核心标的 |
直写光刻设备 | 重复做5-12层RDL重布线层，传统光刻机做不了对位纠偏，必须采购晶圆级直写光刻机；1颗折叠芯片RDL曝光次数是传统10倍以上 | 芯碁微装 |
晶圆临时键合/解键合机 | 薄化晶圆、多层RDL制作必备，传统封测无此设备，纯新增 | 大族封测、华峰测控 |
晶圆背面研磨/抛光机 | 每层芯粒要磨到20-50μm超薄，传统芯片无需超薄减薄，新增设备+CMP抛光液耗材 | 华海清科、安集科技 |
铜铜混合键合机 | 无焊球铜对铜贴合，互联密度提升千倍，全新工艺设备，没有存量替换 | 北方华创、精测电子（检测） |
红外套刻量测机 | 多层晶圆叠完后，要穿透硅片测Overlay对位精度，普通光学检测失效，全新检测品类 | 澈芯科技、中科飞测 |
3.2 先进封装材料耗材（用量倍数增长）
传统封装没有PI膜、临时键合胶、底部填充胶、干膜，每多一层RDL就多一轮耗材消耗。
材料品类 | 增量逻辑 | 核心标的 |
PI聚酰亚胺膜 | 每层RDL绝缘层，套刻层数越多消耗越大，纯新增耗材 | 彤程新材、容百科技 |
临时键合胶/解键合膜 | 晶圆薄化专用，完全新增品类 | 德邦科技 |
堆叠底部填充胶 | 多层芯片缝隙填充防热胀翘曲，折叠架构独有 | 华海诚科（哈勃认证） |
电镀铜液/清洗化学品 | RDL铜布线，电镀频次翻倍，化学品耗材增量 | 安集科技、江化微、光华科技 |
PSPI封装光刻胶 | 每层堆叠都需要PSPI做绝缘+图形光刻，堆叠层数越多用量线性上涨 | 上海新阳、晶瑞电材 |
3.3 3D EDA与芯粒IP（架构变革新增量）
传统2D平面EDA没法算3D层间RC延迟、垂直通孔时序、热耦合，整套3DIC协同设计工具是全新增量，不是替换现有EDA份额，是额外新增预算。
新增3D堆叠EDA工具
•物理验证3DRC、多层热仿真、芯粒互联时序分析工具：华大九天 3DIC套件
•多芯粒版图分割、跨芯粒信号协同工具：概伦电子器件热建模、芯华章前端分割工具
新增芯粒接口IP（IP采购量3-5倍纯增量）
单SoC只买一套总线IP；Chiplet拆分后，计算、IO、电源、存储芯粒都要配套高速互联IP。
•D2D芯粒互联IP、硅桥IP：芯原股份
•HBM内存接口IP（堆叠内存必备）：澜起科技
3.4 晶圆代工与特色工艺
不是替换先进制程，是成熟制程新增多批次晶圆流片+异构特色芯粒代工。
•同一款芯片拆成多颗芯粒，晶圆投片数量翻倍：一颗折叠麒麟拆4-6颗芯粒，原本1次流片，现在要4次流片，中芯N+2/14nm产能投片次数增量
•新增特色工艺芯粒代工：硅光光电芯粒（赛微电子MEMS硅光代工）、电源管理/IO模拟芯粒（华虹特色工艺）
3.5 基板与载板
品类 | 增量逻辑 | 核心标的 |
硅中介层 | 2.5D堆叠必备，用来铺RDL互联线路，手机麒麟此前无任何需求，从零诞生的市场 | 盛合晶微（TSV硅通孔） |
玻璃载板/TGV | 解决多层堆叠基板翘曲、高频损耗问题，属于新增材料路线，不是替换ABF树脂基板 | 沃格光电、TCL华星、华工科技 |
高阶ABF载板 | 折叠芯片引脚数、带宽翻倍，需要12-16层FC-BGA，原本手机芯片6-8层，层数提升带来单位成本增量 | 深南电路、生益科技 |
3.6 系统配套（散热、测试、连接器）
热管理（最大系统端增量）
多层垂直堆叠热密度提升2-3倍，芯片内部热点集中，传统风冷完全不够用。
•芯片级微流控液冷、嵌入式水冷（封装级散热）：英维克、高澜股份
•服务器浸没式液冷渗透率被动拉高
可靠性测试设备
多层堆叠冷热循环、层间空洞检测、键合强度测试，新增全套可靠性机台。
•超声扫描检测堆叠空洞：骄成超声
•综合测试设备：华峰测控
高速PCB & 连接器
•芯粒间板级互联、光模块数量大增
•高速背板、硅光连接器：华丰科技
四、相关上市公司标的池
4.1 短期兑现（1年内）— 设备类（确定性最高）
标的 | 核心逻辑 | 弹性评级 |
芯碁微装 | 国内唯一量产WLP直写机，RDL多层套刻刚需，华为昇腾CoWoS-L先进封装核心设备商 | ★★★★★ |
北方华创 | 铜铜混合键合设备，前道工艺全链条覆盖，TSV刻蚀/电镀/混合键合/RDL全覆盖 | ★★★★☆ |
华海清科 | 晶圆减薄CMP设备龙头，每层芯粒超薄减薄必备 | ★★★★☆ |
中科飞测 | 红外套刻量测设备，穿透硅片测叠层对位精度 | ★★★★☆ |
精测电子 | 混合键合检测设备 | ★★★☆☆ |
大族封测 | 晶圆临时键合/解键合设备 | ★★★☆☆ |
4.2 中短期兑现（1-2年）— 材料耗材（用量倍数增长）
标的 | 核心逻辑 | 弹性评级 |
华海诚科 | 堆叠底部填充胶，哈勃认证独家增量，折叠架构独有 | ★★★★★ |
德邦科技 | 临时键合胶/解键合膜，晶圆薄化专用全新品类 | ★★★★☆ |
安集科技 | CMP抛光液+电镀铜液，双重增量逻辑 | ★★★★☆ |
彤程新材 | PI聚酰亚胺膜，每层RDL绝缘层纯新增 | ★★★☆☆ |
上海新阳 | PSPI封装光刻胶，堆叠层数越多用量线性上涨 | ★★★☆☆ |
江化微 | 电镀/清洗化学品，RDL工艺频次翻倍 | ★★★☆☆ |
4.3 中长期兑现（2-3年）— 新赛道新架构（空间最大）
封测产能
标的 | 核心逻辑 | 弹性评级 |
长电科技 | 国内封测绝对龙头，XDFOI芯粒集成平台对标台积电CoWoS，华为Chiplet核心伙伴 | ★★★★☆ |
通富微电 | AMD核心供应商，HBM封测产能与技术快速突破，混合键合产线扩建 | ★★★★☆ |
盛合晶微 | 国内唯一量产TSV硅通孔，硅中介层晶圆加工纯增量 | ★★★★★ |
EDA & IP
标的 | 核心逻辑 | 弹性评级 |
华大九天 | 3DIC套件，华为海思专属迭代，新增license采购 | ★★★★☆ |
芯原股份 | D2D芯粒互联IP、硅桥IP，Chiplet拆分后IP采购量3-5倍增长 | ★★★★☆ |
澜起科技 | HBM内存接口IP，堆叠内存必备 | ★★★★☆ |
概伦电子 | 器件热建模，3D堆叠热仿真工具 | ★★★☆☆ |
基板 & 特色工艺
标的 | 核心逻辑 | 弹性评级 |
深南电路 | 高阶ABF载板，12-16层FC-BGA量价齐升 | ★★★☆☆ |
沃格光电 | TGV玻璃通孔全制程加工能力，最小孔径3μm、深径比150:1 | ★★★★☆ |
赛微电子 | MEMS硅光代工，硅光芯粒零存量市场 | ★★★☆☆ |
华虹公司 | 特色工艺新增订单，电源/IO模拟芯粒代工 | ★★★☆☆ |
系统配套
标的 | 核心逻辑 | 弹性评级 |
英维克 | 封装级微流控液冷，热密度提升2-3倍后的刚需 | ★★★★☆ |
高澜股份 | 冷板微型化产品，新增封装内置散热模块 | ★★★☆☆ |
骄成超声 | 超声扫描检测堆叠空洞，全新检测场景 | ★★★☆☆ |
华丰科技 | 高速连接器，芯粒间板级互联全新订单 | ★★★☆☆ |
4.4 避坑区（无增量/存量替换）
•传统光刻胶、前道刻蚀沉积（仅稼动率提升，无新品类增量）
•普通塑封料、常规焊球、传统引线键合设备（份额被挤压，存量萎缩）
•普通PCB、常规被动元器件（用量基本持平，无额外增量）
五、产业链全景思维导图
六、投资逻辑与风险提示
6.1 核心投资逻辑
1.确定性长逻辑：摩尔定律走到原子极限，3D堆叠+逻辑折叠是全行业必然方向，相关增量会持续释放
2.短期高弹性：DUV反复套刻制造方案主要是国内供应链主线，RDL直写光刻、套刻检测、多层RDL化学品是国产专属红利
3.选股思路：想拿长逻辑选通用先进封装产业链（混合键合、TSV、ABF载板、液冷），想拿短期高弹性选RDL套刻专属设备耗材
6.2 主要风险因素
•技术落地不及预期：逻辑折叠良率提升慢、混合键合量产爬坡低于预期
•行业竞争加剧：海外厂商技术迭代加速，国内厂商追赶难度加大
•供应链风险：关键设备/材料国产化进度不及预期
•需求波动：消费电子、AI算力需求周期性波动影响产业链景气度
免责声明：本报告仅供研究参考，不构成任何投资建议。投资有风险，入市需谨慎。 |
