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访谈时间：2026年5月| 受访专家：前任BE半导体公司专家
一、市场格局与主要厂商动态
台积电：在2.5D封装技术中起关键推动作用。CoWoS技术领先，OSAT在此领域仍有差距。SoIC技术月产能目标：今年年底1-2万片，明年2.5-3万片。相关混合键合设备装机量：上年度末约50台，今年预计新增30-50台，总装机量达70-100台。
AMD：率先在AI/HPC领域应用混合键合技术，MI300为四层堆叠（I/O die + 计算die + SRAM），MI400将增加堆叠层数并可能新增active interposer（五层堆叠）。AMD将推动SoIC制造能力翻倍增长，在SoIC产能分配中份额显著高于苹果。
英伟达：Spectrum交换机已采用混合键合工艺（1.6T规格），计划在N2节点后的Feynman架构中引入混合键合，目前仍依赖CoWoS+TCB方案。设计阶段资源投入更早、更多。
博通：仍在验证混合键合工艺，ASIC芯片未达量产阶段，预计2027年前量产可能性低。CPO领域应用可能早于ASIC。
苹果：在SoIC产能中份额较小（若产能达3万片，苹果占比可能提升至10%-20%）。MacBook Ultra处理器预计采用混合键合工艺，初步验证已开始，产能扩展预计2026年Q2/Q3显现。
Besi：占据混合键合设备市场超过80%份额，AMD主要依赖其设备验证。设备精度已从0.2微米提升至0.1微米并通过验证。
Shibaura：市场份额第二，比Besi早起步1-2年但被超越。精度已达0.1微米，正测试50纳米技术，UPH需改进。
ASMPT：市场份额第三，目前精度为0.2微米，稳定性仍需提升。台积电将其作为第三供应商以缓解产能压力。
二、产能与设备需求数据
台积电高性能计算领域产能：2026年预计1万-1.5万片/月，2027年预计2万-3万片/月。
设备数量：2026年预计70-100台，2027年可能翻倍至200台。2026年工厂需购买约20台，2027年达35-40台。移动设备和2.5D封装市场需求预计各需约10台。
bonder设备需求计算：以单台UPH 500颗为基准，月产量约30万颗。满足四层堆叠14kk处理单元需求约需50台。
每片晶圆die数量：以MI300为例，12英寸晶圆每片约生产350颗die。
每片晶圆堆叠操作次数：目前约400-500次。
三、技术演进与规格要求
芯片间距与精度要求：9微米间距时精度要求0.2微米；6微米间距时精度要求提升至0.1微米。
Shibaura与Besi：已达0.1微米精度，正测试50纳米技术；ASMPT仍停留在0.2微米。
移动设备采用混合键合时间节点：预计2026年底可见设计/流片迹象，2027年下半年可能实现大规模量产。目前客户产能占比不足5%。
CPO工艺：已在交换机产品中广泛应用，英伟达和博通为主要推动者。
HBM相关：
海力士：HBM4已小规模供货，采用改进后mass reflow MUF工艺，对混合键合较谨慎。
三星：HBM4已完成验证，可能在底层基底有限采用混合键合。
美光：继续使用TCB工艺（TCNCF方案）。
HBM5：预计将全面采用混合键合，从micro bump转向copper-to-copper直接连接。20层堆叠时平面度控制和压力调节是主要挑战。
Spectrum系统：从8层EIC扩展到16层双层堆叠，增加工艺复杂度和处理时间，影响UPH。
四、供应链与区域市场
韩国内存制造商：倾向于与Hanmi、韩华等本土供应商合作，出于数据安全保护考虑，但在高精度需求上面临技术挑战。
OSAT：在CMP清洁度控制和ISO 3级洁净度环境控制方面能力不足，通过与联电等晶圆制造企业合作弥补差距。
中国本土企业（中芯国际、华虹、长电科技）：与国际先进水平存在约3-4年技术代差。间距小于10微米时混合键合为唯一方案，10-25微米仍可用TCB工艺。混合键合成本高于TCB，短期内成本不会平衡。
五、关键时间节点预测
2026年：AMD MI系列推动SoIC能力翻倍；台积电产能达1万-1.5万片/月；设备数量70-100台；苹果等新客户验证需求可能改变市场格局。
2027年：高端智能手机可能采用混合键合；移动设备大规模量产可能在下半年；台积电产能达2万-3万片/月；设备数量可能达200台。
HBM5时代：三大存储芯片厂商可能全面采用混合键合技术。
免责声明：本文内容仅供参考，不构成任何投资建议。市场有风险，投资需谨慎。
阅读访谈全文请点击：行业专家访谈： 混合键合技术的产业化进展与市场前景
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