CPO技术特征：CPO优势显著， 定义下一代光互连技术
CPO技术简介
AI算力需求激增引发功耗与散热瓶颈，CPO成为光互连架构重构的破局之道。 1）背景：随着AI算力需求激增，芯片间数据的传输速率飞速提升。但速率越高，信号损耗越严重，可插拔光模块依 赖高功耗的数字处理器（DSP）来修复信号，导致其功耗与发热量急剧增加。目前先进光模块的功耗与发热密度已 逼近传统风冷散热的极限，制约性能进一步提升。而CPO（光电共封装光模块）正凭借降低功耗、提升密度等核心 优势，逐步成为光互连架构重构的破局之道。 2）CPO的优势：CPO将光引擎与交换芯片共同封装在同一IC载板或硅中介层上，相较于可插拔光模块，电气连接 距离由300mm以内缩至50mm以内。根据博通与Meta的联合实测数据，CPO方案可将800G光互联功耗从传统可插 拔模块的14-16W降至5.2-5.6W，系统整体能耗降低约60-68%。据英伟达，在1.6T等高速率互联情况下，CPO可将 每端口功耗从30W降至9W，系统可靠性提升10倍，能效改善3.5倍，信号完整性增强63倍。
光模块架构演进：FRO → LPO → NPO → CPO
从FRO到LPO：“去DSP化”物理架构链路。随着单通道速率攀升，基于 DSP的传统可插拔光模块功耗与延迟显著增加，DSP用于补偿信道损耗的功 耗占比超50%。为突破此瓶颈，产业界在保留“可插拔”物理形态前提下， 探索了通过精简内部信号处理组件来降低功耗的过渡方案，即线性直驱 （LPO）。
FRO（DSP）架构：高速电信号从交换芯片（ASIC）发出后，需依次穿过 封装载板（Substrate）、PCB主板、端口笼子，最终到达光模块转换为光 信号。整个电传输路径中存在6处显著的接口损耗。因此，必须在光模块端 内置高功耗的DSP芯片进行信号修复。
LPO架构：物理连接路径与接口损耗点同FRO架构完全一致，核心改变在 于内部“去DSP化”，即将高功耗的DSP替换为低功耗的模拟组件 （DRV/TIA），将复杂的信号均衡工作交还给交换机主芯片，从而实现功耗 减半。
从LPO到NPO到CPO：从“走主板”到“同基板”。LPO方案虽然去除 了DSP，但并未改变电信号长距离传输的物理路径。为从物理根源上解决高 频信号衰减，光互联技术沿着“板级近封装（NPO）与载板共封装 （CPO）”的路径演进，旨在缩短光电转换点与交换芯片之间的电气距离。
NPO架构：产业界将LPO中“去DSP的光引擎”从设备面板直接移至主板 内部，部署在距离交换芯片约150mm的位置。光引擎与ASIC各自拥有独立 载板，高速电信号仍需经过封装载板、短距PCB主板与Socketed插座。此 方案通过物理距离的压缩，大幅降低了高频信号衰减，使得光引擎完全省去 DSP并保留了可插拔特性。
CPO架构：光引擎与交换芯片被共同封装在同一块载板上。高速电信号直 接在基板内部完成点对点互连，彻底绕开PCB主板。电气链路被压缩至极限， 从物理根源上消除了主板走线损耗，带来极致的信号完整性。CPO局限性 在于存在较高的良率耦合风险，一旦光引擎失效会导致整块昂贵的ASIC模 组报废，预计在2026-2027年封装工艺成熟后方能规模化商用。
CPO封装架构：2.5D与3D两大技术路径
CPO的技术核心在于将光引擎（PIC+EIC）与交换芯片（ASIC） 封装在同一基板上。根据芯片之间的物理堆叠维度，主流封装路 径可分为2.5D和3D两类。
2.5D封装（并排互联）方案中，EIC与PIC均倒装在同一中介层 Interposer上，通过中介层上的金属布线实现水平方向的电气互连， 中介层再与下方的封装基板或PCB连接。根据中介层材料不同， 又可分为硅基Interposer、有机Interposer、玻璃Interposer以及 EMIB嵌入式硅桥。
3D封装（垂直堆叠）方案中，EIC直接堆叠在PIC之上 （或反之），通过μbump、Cu-Cu混合键合或TSV等连 接方案实现垂直方向的电气互连。3D封装可实现更短 的互连距离、更高的互连密度和更紧凑的封装尺寸，但 对散热管理和工艺精度的要求更高。TSMC的COUPE 平台即采用SoIC-X技术将EIC堆叠在PIC上，是3D CPO的代表方案。Marvell在OFC 2024上展示的3D SiPho光引擎同样采用此架构。
CPO市场分析：2026年为产业 化元年，国产设备迎加速发展期
CPO产业链概览
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（报告来源：中泰证券。本文仅供参考，不代表我们的任何投资建议。如需使用相关信息，请参阅报告原文。）
