核心物理动因与历史演进：互连带宽瓶颈与功耗墙的形成
在探讨共封装光学（Co-Packaged Optics, CPO）的工程实践与未来架构之前，必须深刻理解驱动这一技术演进的底层物理约束。人工智能（AI）计算集群、大规模语言模型（LLM）训练以及高性能计算（HPC）的爆发式增长，正在彻底改变数据中心的网络流量模型。传统的云计算主要处理南北向（North-South）的客户端到服务器流量，而现代AI工厂则产生了海量的东西向（East-West）机器到机器数据流。随着单节点算力飙升，互连带宽的短板日益凸显，数据中心底层硬件架构正面临物理定律的严酷考验。
电信号传输的物理极限与SerDes功耗演进
历史上，铜缆和印刷电路板（PCB）走线凭借其高导电性、低成本和优异的物理延展性，长期占据数据中心内部短距互连的绝对主导地位。然而，随着以太网网络容量从400G向800G、1.6T甚至3.2T演进，底层串行器/解串器（SerDes）的单通道速率不可避免地从56G跃升至112G，并正在向224G和448G推进。
速率的提升带来了严重的物理信号完整性（Signal Integrity）灾难。当单条电通道的数据速率翻倍至112G时，即使采用4电平脉冲幅度调制（PAM4）技术，其奈奎斯特频率也高达28 GHz。在28 GHz及更高频率下，标准的PCB铜走线表现出极强的趋肤效应（Skin Effect）和介电损耗，微观层面的铜箔粗糙度、过孔（Via）产生的残桩（Stub）效应，甚至PCB玻璃纤维的编织模式都会导致信号严重散射。工程数据显示，在28 GHz频率下，标准传输距离内的信道插入损耗可高达38.7 dB。
当SerDes速率进一步向224G PAM4演进时，互连挑战呈现指数级增长。为了维持信号完整性，系统必须依赖极为复杂的数字信号处理（DSP）和时钟数据恢复（CDR）电路进行激进的信号均衡（Equalization），这直接导致了功耗的急剧攀升。在112G时代，无源直连铜缆（DAC）的有效传输距离约为2.5米，而到了224G时代，由于高频衰减的加剧，这一距离已被压缩至不足1米。由于传输距离受限，单纯依靠增加发送端功率或复杂DSP进行补偿不仅无法从根本上解决问题，反而会产生严重的电磁干扰（EMI）并将交换芯片变成难以冷却的“火炉”。因此，随着数据速率的攀升，传统电互连在功耗和传输距离上均已触碰物理天花板。
可插拔光模块的演进与面板密度瓶颈
为了突破铜线的物理极限，光互连早已深入数据中心机架内部。传统架构依赖于前面板可插拔（Front Plate Pluggable, FPP）光模块（如QSFP-DD或OSFP），通过长达十几厘米的PCB走线将交换专用集成电路（ASIC）与前面板光模块相连。
可插拔架构在100G至400G时代运行良好，但在1.6T至3.2T的高速互连中暴露了难以克服的系统级缺陷。为了克服从交换核心到前面板的严重电信号损耗（在200G/lane速率下可达22 dB），可插拔模块内部必须集成高功耗的重定时器（Retimer）和DSP芯片，以对严重失真的信号进行重塑和放大。这种架构导致传统DSP可插拔光模块的功耗高达15至20 pJ/bit。在构建算力高达51.2T或102.4T的AI网络节点时，如果继续采用可插拔架构，仅光电转换接口的功耗就将占据系统总功耗的绝大部分，这种系统级的能源浪费在兆瓦级AI数据中心中是不可持续的。
此外，前面板的物理空间同样构成了绝对限制。1RU（机架单元）的物理宽度最多只能容纳32个至36个OSFP/QSFP-DD笼子。如果每个模块的最高带宽为800G，则单台1RU交换机的理论上限仅为25.6T。虽然通过1.6T模块可将容量提升至51.2T，但在面对102.4T或未来的204.8T需求时，可插拔架构的物理面板密度已宣告耗尽。这些物理层面的不可抗力，共同催生了对光互连物理位置进行重新洗牌的架构革命——共封装光学技术应运而生。
光电集成架构体系深度解析：NPO、LPO与CPO的博弈
在逼近电物理极限的过程中，产业界并没有一蹴而就地完全转向CPO，而是衍生出了几种并行发展的过渡与互补技术。近封装光学（Near-Package Optics, NPO）、线性驱动可插拔光学（Linear-drive Pluggable Optics, LPO）和共封装光学（CPO）在功耗、密度、可维护性与生态开放性之间展现出不同的工程权衡。
多维架构技术规格与性能对比
为了直观呈现不同光电集成架构的核心差异，以下从系统集成度、功耗效率、延迟以及热管理等维度进行详尽对比分析。
技术架构体系 | 物理集成与放置位置 | 功耗效率评估 | 信号完整性与DSP依赖度 | 延迟特性 | 热管理与可维护性 (RAS) |
DSP可插拔光学 (FPP) | 光模块位于前面板，电信号需跨越10-15cm以上的PCB板级走线 | 15 - 20 pJ/bit | 极度依赖模块内置DSP和CDR进行信号恢复与均衡 | 较高 (引入FEC和DSP处理延迟) | 热源分散易于冷却；支持热插拔，故障更换时间极短，维护性最优 |
线性驱动可插拔光学 (LPO) | 保持前面板可插拔形态，完全移除模块内置的DSP芯片 | 8 - 10 W/模块 (功耗较DSP方案下降约40%-50%) | 完全依赖主机端ASIC的SerDes进行模拟信号处理，对PCB材料和走线要求极高 | 极低 (去除DSP处理，消除部分重定时延迟) | 热负荷有所降低；保持热插拔特性，具备多供应商互操作性优势 |
近封装光学 (NPO) | 光模块移至ASIC所在的高性能基板上，电路径缩短至1-5cm | 较传统FPP下降约30%-50% | 部分消除通道损耗，但仍存在基板级走线衰减 | 较低 | 需与ASIC进行协同冷却；故障更换通常需要系统级停机，维护难度增加 |
共封装光学 (CPO) | 光引擎直接与ASIC在同一2.5D/3D封装基板上实现异构集成 | 5 - 10 pJ/bit (显著低于FPP) | 毫米级走线，彻底消除PCB传输损耗，极大简化或消除DSP需求 | 极低 (直接光电转换) | 极端高密度热流，强制要求液冷架构；模块无法现场热插拔，光引擎损坏可能导致整个整机报废 |
封装内光输入/输出 (OIO) | 基于Chiplet架构，将微环谐振器等直接集成入GPU/XPU的同一多芯片封装(MCP)内 | < 5 pJ/bit | 利用高并行度波分复用(WDM)，彻底消除传统高速串行接口瓶颈 | 超低 (~5 ns，无需FEC机制) | 封装级极度集成，面向Scale-up计算织物（Compute Fabric），维护性等同于更换计算芯片 |
LPO：重构协议栈的模拟驱动妥协
线性驱动可插拔光学（LPO）在2022年左右被提出，作为缓解数据中心功耗焦虑的即时对策。LPO的核心理念是在模块端构建纯模拟的“线性直驱”链路。在LPO架构中，发射端采用高线性度驱动芯片直接驱动光调制器，接收端则依赖高线性跨阻放大器（TIA）进行光电转换，所有的信号均衡和补偿任务被全部转移至主机侧xPU的SerDes中。
这一架构调整将单模块的功耗削减了约一半，并显著降低了延迟。然而，物理定律是守恒的：移除DSP意味着系统对物理信道的容错率急剧下降。LPO实施将巨大的电气工程负担转移到了交换机主板上，要求使用超高端的PCB材料和完美无瑕的走线设计，以防微小的阻抗不连续引发不可挽回的信号劣化。这种端到端的模拟耦合特性使得LPO在跨企业生态的互操作性上存在先天缺陷，通常仅适用于超大规模云厂商主导的端到端封闭控制环境，且传输距离严格受限于机架内部短距互连。
NPO与CPO：逼近极限的封装演进
近封装光学（NPO）通过将光引擎与计算核心放置在同一高性能PCB主板的紧凑区域内，将互连走线缩短至几厘米。NPO提升了2到3倍的互连密度，但其本质上依然保留了基板间的布线需求，因此它主要被视为向全CPO演进的过渡技术。
共封装光学（CPO）则代表了网络通信硬件物理架构的范式转移。通过2.5D/3D先进封装技术，硅光子芯片（PIC）、电子集成电路（EIC）与ASIC核心被直接键合在同一个系统级封装（SiP）中。CPO彻底消除了高损耗的PCB铜走线，将电信号路径压缩至几毫米。这种物理距离上的极限逼近，使得系统不仅在功耗上突破了5 pJ/bit的能效大关，同时在芯片边缘实现了超过1 Tbps/mm的极致带宽密度。CPO通过解构传统光模块的边界，从根本上释放了未来AI集群在102.4T甚至204.8T时代的扩展潜力。
2026年CPO商业化全景：102.4T交换节点的工程实现
进入2026年，CPO技术不再停留在实验室概念与PPT验证阶段。以Broadcom和NVIDIA为首的行业巨头已经在其最顶级的102.4 Tbps以太网和InfiniBand交换平台上实现了CPO的规模化部署。对这些现役产品的深入工程解析，能够清晰揭示目前CPO技术在架构选择上的路径分化。
Broadcom Tomahawk 6 Davisson：单片集成与规模化量产路线
Broadcom通过其第三代CPO以太网交换机Tomahawk 6 Davisson (BCM78919)，确立了2026年AI Scale-out网络容量的工业标准。
该芯片在单一硅片上实现了102.4 Tbps的交换带宽，采用了高度集成的多芯片封装架构。Tomahawk 6 Davisson核心ASIC周围紧密围绕着16个6.4 Tbps的Davisson DR光引擎。在电气接口设计上，它采用了64个集成的Condor 3nm SerDes核心，每个核心包含8个212.5-Gb/s PAM4 SerDes通道，实现了单链路200 Gbps的超高带宽。
在光学耦合与组装工艺上，Broadcom采用了高密度的边缘耦合（Edge-coupled）光纤连接方案。光子集成电路（PIC）边缘的波导直接与光纤阵列对准，并采用特制环氧树脂进行永久性键合固定。这一深度集成的代价是牺牲了光引擎的现场可插拔性，但换来了系统极小的寄生参数与极高的稳定度。通过彻底消除交换机封装到前面板的电信号传输需求，Tomahawk 6 Davisson实现了光学功耗降低70%的突破，并且在Meta进行的大规模压力测试中，创下了累计100万个端口设备运行小时内“零链路抖动”（Flap-free）的可靠性记录。
从网络拓扑优化的宏观视角来看，单芯片102.4T（512个200G端口）的容量彻底重塑了AI集群的架构。在构建支持65,536个200G节点的无收敛AI网络时，传统51.2T芯片（256端口）需要两层架构共768台交换机（512台Leaf，256台Spine）。而基于Tomahawk 6，由于单节点基数翻倍，同样的网络规模仅需384台交换机（256台Leaf，128台Spine），物理节点数量缩减一半，极大降低了网络跳数、端到端延迟及整体系统的资本支出（CAPEX）。
NVIDIA Spectrum-6：模块化硅光子与液冷3D集成的巅峰
NVIDIA作为AI算力生态的绝对主导者，在2026年的CES及GTC会议上推出了面向百万级GPU集群的Spectrum-6以太网交换平台，展示了针对102.4T节点截然不同的CPO工程解法。
NVIDIA Spectrum-6同样提供102.4 Tbps的单芯片交换容量，支持512个224 Gbps的高速通道。然而，在硅光子引擎的集成方式上，NVIDIA深度绑定了台积电（TSMC）的COUPE（紧凑型通用光子引擎）3D封装平台。在这一架构中，包含数字控制和驱动电路的电子集成电路（EIC）被直接3D垂直堆叠在光子集成电路（PIC）之上，相较于2.5D平面并排放置，3D垂直互连实现了更短的走线和更低的阻抗。
更具革命性的是，NVIDIA并没有将光子引擎永久粘合在基板上。Spectrum-6封装内集成了32个1.6 Tbps的硅光子引擎，这些引擎每3个一组，被封装为具备4.8 Tbps吞吐量的可拆卸光学子组件（Optical Sub-Assemblies, OSA）。这种带有可插拔高频连接器的CPO模块设计，巧妙地解决了CPO长期以来的“牵一发而动全身”的可维护性顽疾，允许数据中心现场工程师在光引擎失效时进行独立更换，大幅降低了运维成本。
此外，NVIDIA利用四颗Spectrum-6 ASIC并行组网，推出了高达409.6 Tbps吞吐量、提供512个800G端口的SN6800机箱系统。鉴于此等集成密度带来的极端热量（整机功耗达数十千瓦），该系统被强制定义为全冷板液冷（Liquid-Cooled）架构，标志着风冷时代在核心网络设备领域的终结。
Ayar Labs：从Scale-out向Scale-up计算织物演进的OIO架构
在交换机CPO之外，面向芯片到芯片（Chip-to-Chip）以及GPU到GPU直接互连（Scale-up）的封装内光I/O（OIO）技术同样取得了突破性进展。以Ayar Labs的TeraPHY架构为代表，OIO技术将微环谐振器（Micro-ring Resonator）集成在光子芯片上，并与主SoC封装在一起，形成高度紧凑的互连结构。
Ayar Labs在2026年展示的TeraPHY光学引擎完全基于通用芯粒互连协议（UCIe），能够提供高达4 Tbps至8 Tbps的双向吞吐量。其核心技术差异在于不依赖高波特率的PAM4调制，而是采用多波长并行机制（CW-WDM）和NRZ调制。每个光端口支持多达16个波长，在无需前向纠错（FEC）的情况下即可实现可靠通信，从而将端到端通信延迟压缩至媲美片内走线的5纳秒量级，并实现小于5 pJ/bit的极端能效。这种架构使得构建超大规模、低延迟的统一内存语义AI计算集群成为现实。
3D封装、良率与热力学挑战：CPO的深水区
CPO的量产并不仅是光学组件的迁移，而是微电子制造、光子学设计与先进封装材料科学的深度碰撞。在走向大批量制造（HVM）的过程中，产业界必须攻克极其严苛的工程壁垒。
TSMC COUPE与先进3D集成工艺的敏感性
传统的硅光子器件与CMOS逻辑芯片在制造节点和材料特性上存在巨大差异。台积电的COUPE技术通过SoIC-X键合工艺实现了EIC与PIC的异构集成。这一过程要求在晶圆级实现纳米级的对准精度。
硅光子器件（特别是干涉型器件如微环谐振器）对半导体工艺参数的波动极其敏感。基于相关的制程控制研究，外延硅厚度、脊形波导宽度以及刻蚀深度的纳米级尺寸偏差，都会直接导致谐振器的谐振波长产生几纳米的严重偏移，这在密集波分复用（DWDM）系统中是致命的。因此，代工厂必须实施超越传统数字逻辑芯片的严格制程控制策略，这对光学晶圆的制造良率提出了空前的挑战。
与此同时，热膨胀系数（CTE）不匹配问题在CPO的3D堆叠结构中被显著放大。硅晶粒的CTE约为3 ppm/°C，而外部的有机基板通常高达17-50 ppm/°C。在组装过程中的高温回流焊以及设备运行时的温度剧烈循环中，热应力极易引起基板严重翘曲（Warpage），从而导致混合键合（Hybrid Bonding）界面或微凸块断裂、层间分层，直接影响高密度硅光阵列与光纤阵列（Fiber Array Unit, FAU）的对准精度。
已知合格裸片（KGD）测试的产业困境
在CPO的异构组装流程中，一个典型的模块可能包含多个来自不同供应商的DSP、激光器驱动、TIA和硅光子Chiplet。一旦这些昂贵的组件被键合封装，返修（Rework）的成本和可行性极差。这意味着组装前的每一个裸片都必须是100%已知合格裸片（KGD）。
然而，针对硅光子器件的晶圆级测试（Wafer-level Testing）面临重大困难。传统的探针台主要处理电信号，而测试硅光晶圆需要在探针台上实现亚微米精度的光学对准，将光纤阵列耦合进光栅耦合器。此外，由于3D芯片封装通常需要对晶圆进行极度减薄并采用TSV（硅通孔），传统的测试设备难以在不破坏脆弱芯片结构的前提下提供足够的供电网络（PDN）和热控制。因此，发展大批量、自动化且具备光电联合激励能力的晶圆测试装备，成为了突破CPO量产瓶颈的核心前提。
热力学挑战与高性能热界面材料（TIM）的革新
热管理是CPO系统设计的决定性限制因素。在高达2000W的AI系统功耗下，如何确保与高发热ASIC封装在一起的硅光子器件稳定工作至关重要。局部热点（Hotspots）的温度瞬变会导致硅光子波导的折射率发生改变，进而引起相位误差和谐振波长漂移。
传统的散热路径依赖于高分子导热硅脂或相变材料（PCM），其热阻通常在0.30 - 1.00 °C·cm²/W区间。对于CPO而言，这已经不够。先进的数据中心级热管理正向液冷（微通道液冷、浸没式液冷）和新型热界面材料（TIM）演进。工程数据显示，采用烧结银、铟锡（InSn）或金锡（AuSn）合金等金属化TIM，能够将界面热阻大幅压降至0.05 – 0.20 °C·cm²/W的极低水平，从而保障芯片内部的快速热传导。部分前沿方案甚至尝试直接在硅基底背面蚀刻微流控通道，让冷却液直接接触裸片，从而彻底消除TIM界面的热阻滞后。
破局可靠性：外部光源（ELSFP）与OIF标准化进程
标准化不仅是技术规模化的催化剂，更是解决CPO系统可维护性和长期可靠性短板的必由之路。光学互连论坛（OIF）在这方面发挥了主导作用，接连推出了定义CPO未来形态的两大核心实施协议（IA）。
3.2T CPO模块实施协议（IA）的核心规范
OIF发布的《3.2Tb/s共封装模块实施协议》（OIF-Co-Packaging-3.2T-Module-01.0）确立了CPO模块的光学、电气、机械及管理接口标准。
该标准主要服务于51.2T及未来的102.4T交换架构，定义了包含32条CEI-112G-XSR（Extra Short Reach）高速电气通道的主机接口规范，能够实现高达140 Gbps/mm的边缘物理带宽密度。
在光学侧，该协议不仅规范了支持8x400GBASE-FR4（包含波分复用MUX/DEMUX功能，8对光纤）和8x400GBASE-DR4（32对光纤）的配置，还通过扩展公共管理接口规范（CMIS）纳入了对CPO系统深度的健康监控功能。
外部光源实施协议（ELSFP）：重构系统可靠性的基石
在CPO的架构论证初期，是否将激光器整合入CPO主封装内部（Internal Laser）引发了巨大的争论。基于磷化铟（InP）的激光二极管是整个光互连链路中失效率最高、对温度最为敏感的元件。如果将其直接与温度高达百度的ASIC封装在一起，将严重损害激光器的长期稳定性和发光效率（Wall-plug efficiency）。
为了彻底解决这一痛点，OIF推出了《外部激光小型可插拔》（External Laser Small Form Factor Pluggable, ELSFP）实施协议，从根本上重塑了CPO的网络部署形态。
ELSFP 核心工程参数 | 技术规格与实现影响 |
物理位置与形态 | 作为独立的光源模块置于交换机前面板，具备完整的热插拔（Hot-swap）属性。 |
光源传输与功率 | 通过保偏光纤（PMF）向内部硅光引擎提供连续波（CW）光能。单通道激光器输出功率严格要求超过100 mW，以克服较长的无源耦合路径损耗。 |
护眼机制与盲插连接器 | 针对高功率可能导致的人眼安全隐患，ELSFP规范了盲插（Blind-mate）光学连接器设计。连接器位于模块后部，拔出时激光束被完全屏蔽在设备机箱内。 |
RAS（可靠性、可用性、可维护性）提升 | 当激光器出现长期老化衰减或突然失效时，数据中心现场工程师能够像更换传统光模块一样快速更换ELSFP光源，而无需切断电源或更换昂贵的核心计算主板，极大缩小了故障爆炸半径。 |
通过将高热敏感的激光器从计算核心的热区中剥离，并通过高可靠度的保偏光纤进行供能，ELSFP标准在不增加电接口功耗的前提下，完美兼容了大规模数据中心对运营维护（O&M）的极高要求。
市场格局、生态重构与未来演进路线
CPO不仅仅是数据传输距离的缩短，它是一场重塑半导体与光通信产业链的底层技术革命。
算力扩展驱动的市场大爆发
根据Yole Group、LightCounting和TrendForce等市场研究机构的数据模型分析，随着大语言模型（LLM）参数量持续激增，人工智能数据中心的组网规模将迎来跨越式发展。
市场渗透率预期：基于现有的规模扩张速度，到2030年，共封装光学系统在AI数据中心光通信模块中的整体渗透率预计将高达35%。
市场规模预测：全球CPO市场规模预计将从2024年的数千万美元，以超过130%的惊人复合年增长率（CAGR），在2030年猛增至81亿美元乃至更高量级。在如此庞大的市场基数下，CPO及配套的外部光源技术将从特定超算的利基市场全面走向大众化算力基础设施部署。
产业链权力的转移与生态重组
在传统的FPP可插拔时代，独立的光模块制造商（如旭创、Coherent、Eoptolink等）掌控着光通信的核心附加值，它们负责整合DSP、激光器并完成模块的最终封测。
随着CPO时代的降临，这一垂直产业格局正在被瓦解。由于光子器件被深入集成至芯片基板，掌握着前端硅光子集成工艺和后端高密度2.5D/3D先进封装技术的晶圆代工厂（Foundry）与顶尖外包半导体封测企业（OSAT）正在成为新的生态中心。台积电（TSMC）、日月光（ASE）和英特尔（Intel）凭借其在SoIC、CoWoS、EMIB等封装技术上的深厚专利壁垒，逐步蚕食原本属于光模块厂的利润空间。
面对这一趋势，传统的光学组件企业必须加速战略转型。一方面，它们通过向CPO系统提供定制化的连续波激光源组件（如遵循OIF协议的ELSFP）来维持前台存在感；另一方面，它们正积极向提供裸晶（Bare Die）光子器件以及光纤阵列组装测试服务转型，以融入以晶圆厂为核心的全新供应链生态系统。
从102.4T到409.6T：下一代SerDes与调制路线
虽然目前基于112G和224G SerDes的102.4T平台正在部署，但下一代AI网络已经在向204.8T和409.6T交换容量冲刺。此时，单通道电气接口将不可避免地跨入448 Gbps时代。
针对448G电接口，工业界正在权衡不同阶数的高级调制策略。继续使用PAM4调制虽然兼容性高且信噪比（SNR）优势显著，但对模拟前端（AFE）带宽的要求近乎物理极限；而采用PAM6或更高阶的DSQ-32调制方案，虽然能在一定程度上缓解对绝对带宽的需求，但由于引入了更复杂的FEC开销以及高达3.2dB的信噪比损失，同样会加剧CPO的DSP功耗与延迟挑战。
在此超高频段下，即便是CPO内部几毫米的封装内电基板走线，其插入损耗也将成为巨大的设计障碍。这预示着未来几年内，算力系统将加速向全光互连（All-Optical Interconnect）演进，不仅在机架间（Scale-out）采用光链路，即使是在计算托盘内部、GPU芯片到高带宽内存（HBM）之间，光电协同设计也将成为解决“数据墙”的终极范式。
总结与研判
通过对共封装光学（CPO）物理起源、技术分支、现有工程落地及制造挑战的全景式剖析，可以得出以下明确的产业研判：
物理红利的枯竭不可逆转：随着224G乃至448G SerDes标准的推行，基于铜介质的电信号传输无论在介质损耗还是在均衡功耗上均已遭遇绝对物理瓶颈。传统的可插拔光学架构受限于面板物理空间与功耗密度，注定无法支撑204.8T以上的算力集群。
路线之争趋于明朗：LPO通过激进地剥离DSP在短距互连中获得了喘息之机，NPO通过局部集成实现了工程过渡，但唯有CPO能够凭借<5 pJ/bit的极致能效比与Tbps/mm的带宽密度，在根源上消除电互连带来的能量损耗。
工程化挑战已被逐步攻克：2026年是CPO跨越商业鸿沟的拐点。以Broadcom的Tomahawk 6 Davisson和NVIDIA的Spectrum-X为代表的102.4T商用平台，证明了3D堆叠硅光技术在大规模数据中心中的可靠性；而OIF大力推行的外部光源（ELSFP）与盲插连接器标准，巧妙地将热源隔离并保障了系统的可维护性。
先进封装决定最终话语权：CPO的核心矛盾已从光电转换机制转移至材料学、热力学与晶圆级制造。掌握高精度微凸块混合键合、解决CTE错配导致的翘曲、以及具备光电联合晶圆级自动化测试（KGD）能力的晶圆代工厂，将主导AI时代的底层硬件供应链。
在未来几年内，随着大模型推理与训练对带宽要求的无止境膨胀，共封装光学不仅将彻底取代数据中心核心交换层的大部分可插拔模块，更将通过封装内光I/O（OIO）技术深深嵌入GPU的计算核心之中，从而真正开启以光子为脉络、以硅片为中枢的算力大爆发纪元。
