论文概览
2026 年 6 月，台积电企业研究部 Elia Ambrosi 与 X. Y. Bao 团队在 IEEE Symposium on VLSI Technology and Circuits 上首次实验演示了 2S1M（双选通管 + 单 MTJ）SOT-MRAM 存储单元。该工作用两只 BEOL 兼容的 SNGCT（SiNGeCTe）无砷硫系化合物阈值选通管，分别替代传统 2T1M 架构中负责写入和读取的两颗 Si 晶体管，将单元面积缩小至传统方案的约 1/5（三金属层方案 ≈ 8F²），同时实现 10⁹ 次写入耐久（测试极限） 和 ≈ 30 µA 的无破坏性读取窗口。该架构的选通管与 MTJ 均在 BEOL 中制备，为 SOT-MRAM 的三维堆叠和存内计算应用开辟了新的集成路径。
行业背景与技术痛点
SOT-MRAM 因读写路径分离而兼具高耐久、高速度和存内计算友好的优势，但其三端器件本质带来了一个长期困扰产业界的矛盾：传统 2T1M 架构中，写入晶体管需提供安培级 SOT 沟道电流，读取晶体管需独立布线至 MTJ 顶电极，两颗 Si 晶体管占据的芯片面积远超过存储单元本身。随着嵌入式 NVM 向先进逻辑节点推进，这一面积开销已成为 SOT-MRAM 竞争力的主要制约因素。
一个自然的替代思路是用 BEOL 双端选通管取代 Si 晶体管——选通管垂直导通、尺寸小且可在金属层之间制备。读取选通管的替代已有文献讨论，但 写入端选通管的门槛极高：需要在亚微米尺寸下提供 >10 MA/cm² 的驱动电流密度，同时保持足够大的开关比，且经过数亿次循环后性能不退化。阈值型硫系化合物选通管因垂直导通、小尺寸高驱动电流、高开关比的特性，被视为最有希望突破这一瓶颈的候选体系，但在此之前，尚无任何团队在单个器件中同时用选通管实现写入和读取的完整演示。
台积电团队此次提出了 两种互补的 2S1M 架构。方案一为三金属层设计，写入选通管置于 SOT-MRAM 下方，单元面积压缩至 ≈ 8F²——约为传统 2T1M 的五分之一。方案二为两金属层设计，读写两个选通管均置于 SOT 沟道上方，面积稍大（ ≈ 10F²），但两个选通管可共享工艺步骤，且整体结构更利于在 BEOL 多层金属间实现垂直堆叠，直接通向三维 MRAM 阵列。
核心创新点
本工作的技术根基建立在三条互补的前期研究之上。2023 年， Ambrosi 与 Bao 等人 在 IEDM 上首次报道了基于 SNGCT 选通管的 1S1M STT-MRAM，以 <1.8 V 低电压操作、>10⁶ 次写入耐久和 10⁹ 次无读取扰动，验证了 SNGCT 材料体系用于 MRAM 选通的可行性。同年， Song 与 Bao 等人 在同一会议上展示了高 RA 双 MTJ 的 SOT-MRAM 存内计算器件，以 10 ns 写入速度和 >100× 可调电阻比，证明了 SOT-MRAM 在存内计算场景的器件级优势。2024 年， Kioxia 的 Aikawa 与 SK hynix 的 Song 等人 在 IEDM 上联合报道了世界最小的 1S1M 交叉点 MRAM 单元（面向 64 Gb），验证了选通管 + MTJ 架构在阵列级的低读取扰动可靠性，为选通管 + MRAM 的产业化注入了来自存储大厂的背书。核心突破在于首次在同一原型器件中集成两只 SNGCT 选通管——一只串联 SOT 沟道负责写入，一只串联 MTJ 负责读取——并验证了二者的协调工作能力。
在写入端，SNGCT 选通管在 ≈ 1 V 阈值电压下开启，可提供 ≈ 900 µA 的导通电流驱动 SOT 沟道翻转。在零外场条件下，写入电流 Isw ≈ 700 µA 即可实现确定性开关，1.7 V/1 µs 方波脉冲下的 250 次 SET/RESET 循环零错误。更关键的是，在 1S1M 配置下将写入循环推至 10⁹ 次（测试极限），仍未观察到写入失效。尽管高电流下选通管的 Ioff 出现了可察觉的退化趋势，但开关比在全程保持充裕——这意味着 SNGCT 材料体系在至少 10⁹ 次写入的尺度上是工程可行的。
在读取端，同一材料体系的选通管展现出截然不同的工作姿态。读取电流仅需将选通管偏置在刚过阈值的区域（≈ 1 V），此时通过选通管的电流受 MTJ 电阻限制，P 态与 AP 态之间产生 ≈ 30 µA 的稳定读取窗口。在 1000 次连续读取中，两个阻态的电流差保持恒定，未观察到任何读取扰动——这得益于 SNGCT 选通管在低电流区的 Ioff < 10 nA 超低漏电特性。同一材料平台既能扛住毫安级写入冲击，又能提供纳安级读取精度，这一宽工作电流范围的双重能力是 SNGCT 区别于其他选通管材料的核心优势。
此外，团队对 SOT-MRAM 单元本身的磁性质量进行了表征：100 次叠加的 R-H 回线干净无跳变，提取的能量势垒 Δ ≈ 66 kT（P→AP）和 80 kT（AP→P），表明 MTJ 在缩放到 8F² 级别后仍保有足够的热稳定性裕度。
工艺路线与器件表征
器件的工艺流程为先完成 SOT-MRAM 部分（MTJ 柱 + SOT 沟道定义 + 接触孔和 M1），随后在金属底电极插塞上集成蘑菇型 SNGCT 选通管。选通管的接触 CD 约为 60 nm，结构为 W/TiN 顶电极 / SNGCT 硫系层 / 金属 BE 插塞，明场 TEM 截面验证了各层界面的物理完整性。选通管嵌入 SiOx 介质层中，这一集成方式与标准 BEOL 工艺兼容。
电学表征覆盖了选通管、写入路径和读取路径三个层次。独立选通管的直流 I-V 特性通过串联负载电阻测量，确认 Vth ≈ 1 V、半选电压 0.5 V 下 Ioff < 10 nA、导通电流可支持 >900 µA。写入操作在 1S1M 配置下以三角波或方波脉冲驱动，读取操作则在选通管开启后通过 MTJ 电阻限流来实现 P/AP 态区分。从物理本质上看，读裕度由选通管的导通电阻与 MTJ 高低阻态的匹配关系决定——SNGCT 在阈值附近的陡峭 I-V 斜率恰好使得 MTJ 的 ≈30 µA 电流差能够被可靠分辨。
图示要点解析
• 图1 | SOT-MRAM 单元架构演进：从传统 2T1M（Si 写入管 + Si 读取管 + MTJ，面积最大）→ 1T1S1M（BEOL 选通管替代读取管）→ 1S1T1M（选通管替代写入管）→ 2S1M（双选通管完全替代双晶体管），逐步缩小平面积并通向 BEOL 可堆叠。
• 图2 | 2S1M 两种概念结构及单元面积估算：(a) 三金属层方案：写入选通管在 SOT 下方→ 8F²（含 4F×2F MTJ）；(b) 两金属层方案：读写选通管均在 SOT 上方→ 10F²（含 5F×2F MTJ），但共用选通管工艺，利于 3D 堆叠。
• 图3 | 2S1M 阵列架构与操作方案：展示选中/非选中单元的偏置方案——写入操作需要选通管 双向导通（SOT 电流极性决定写"0"/"1"），读取仅需单向导通。
• 图4 | 1S1M 和 2S1M 原型工艺流程示意图：SOT-MRAM 完成后→BE 插塞沉积→蘑菇型选通管集成→顶电极/M2 和 Pad 开口，选通管嵌入 SiOx 介质中。
• 图5 | 2S1M 结构显微表征：(a) 伪彩色顶视光学显微照片；(b) MTJ 和 SOT 沟道的明场 TEM 截面；(c) SNGCT 选通管 + W/TiN 顶电极的 TEM 截面→验证器件结构的物理实现。
• 图6 | 独立 SNGCT 选通管的 I-V 开关特性：含串联负载电阻的直流 I-V 曲线，Vth ≈ 1 V，高导通电流可驱动 SOT-MRAM 写入，0.5 V 半选电压下 Ioff < 10 nA。
• 图7 | SNGCT 选通管在不同导通电流下的耐久性：低电流（读取或缩放器件写入场景）下 10⁹ 次循环后 Ioff 仍低且稳定；高电流（≈ 900 µA，原型写入）下 Ioff 虽出现退化趋势，但 10⁹ 次后仍保持宽开关比→验证 SNGCT 同时支持写和读。
• 图8 | SOT-MRAM 磁场开关特性：(a) 100 次叠加 R-H 回线；(b) 翻转场分布，提取能量势垒 Δ ≈ 66 kT（P→AP）和 80 kT（AP→P）→表明 MTJ 具有良好的热稳定性。
• 图9 | 1S1M 写入 R-I 曲线：写入选通管直接串联 SOT 沟道（无额外电阻），Isw ≈ 700 µA 实现零外场翻转，读取电阻在 DC 下测量（无读取选通管）。
• 图10 | 1S1M SET/RESET 循环：(a) 三角脉冲写入波形示例；(b) 方波脉冲（1.7 V/1 µs）下 250 次 SET/RESET 无误的读取电阻分布。
• 图11 | 1S1M SOT-MRAM 写入耐久：10⁹ 次 SET/RESET 循环（测试极限），无失效→支持 SNGCT 选通管用于 SOT-MRAM 写入的可行性。
• 图12 | 1S1M 读取特性：(a) SNGCT 读取选通管串联 MTJ 的读取 I-V 曲线，选通管在 ≈ 1 V 开启后→P/AP 态呈现 ≈ 30 µA 读取窗口；(b) 交替编程/读取稳定性——每 1000 次读取后切换存储态，无读取错误、无读取扰动。
竞争格局与未来展望
台积电在 SOT-MRAM + 选通管集成这条技术路线上的布局可追溯至 2023 年。彼时 Ambrosi 和 Bao 等人在 IEDM 上首次报道了基于 SNGCT 选通管的 1S1M STT-MRAM，实现了 <1.8 V 低电压操作和 10⁹ 次无读取扰动，为本次 SOT-MRAM 版本奠定了材料和器件基础。同年，同一团队还在 IEDM 上展示了高 RA 双 MTJ 的 SOT-MRAM 存内计算器件（10 ns 写入速度、>100× 可调电流比）。从 STT 到 SOT，从 1S1M 到 2S1M，台积电的 MRAM 选通管路线呈现出清晰的演进逻辑。与此同时，Kioxia 与 SK hynix 在 2024 年 IEDM 上联合报道了世界最小的 1S1M 交叉点 MRAM 单元（面向 64 Gb），从产业端佐证了选通管 + MTJ 架构规模化是一条多家大厂共同押注的主航道。
从原型器件到产品级阵列，Ambrosi 团队当前的工作仍面临多重工程化挑战。其一，当前演示为单单元原型，完整 2S1M 阵列操作——包括半选干扰容限、互连寄生对信号完整性的影响、阵列级良率——均有待验证。其二，高电流写入场景下 SNGCT 选通管 Ioff 的退化趋势提示 写入耐久性可能最终受限于选通管自身的老化，而非 SOT-MRAM 本身的本征极限，这需要从材料组分或脉冲操作方案两个维度寻找对策。其三，SNGCT 选通管与 MTJ 的集成良率和性能波动控制，以及与先进 CMOS 节点 BEOL 热预算的兼容性，是从实验室原型走向量产的三道工艺关口。
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