双极退化机理
双极退化效应可能出现在任何SiC器件的双极运行模式下，比如MOSFET的体二极管导通电流时。这个效应的"罪魁祸首"是SiC中原本就存在的基平面位错 (BPD)。
双极运行期间，电子与空穴复合释放的能量，会在BPD处触发堆垛层错扩展，堆垛层错 (SF) 一路蔓延到芯片表面才停止蔓延。如图40所示，被扩展的堆垛层错覆盖的区域（左侧）再也不能导电，芯片的有效有源区面积因此缩小，导致VSD和RON双双上升。更详细的机理见JEDEC标准JEP197。
基于底层物理背景，双极退化的特性可以总结为三点：
一、可能发生，也可能不发生的：器件中不存在BPD（或BPD未受复合事件影响）时，就不会出现双极退化。
二、所有SiC器件的"通病"：BPD是SiC衬底中的常见缺陷，所以任何带PN结的SiC器件，不管类型、不管哪家厂都可能中招。
三、饱和效应：堆垛层错一旦蔓延到器件表面，双极退化就"刹车"了。从初始状态到饱和的时间，取决于运行条件（如PN结电流、结温），累积双极运行时间从几分钟到几小时不等。
英飞凌的全部实验表明，双极退化只会缩小SiC器件的有源面积，对MOSFET的影响就是RON增大，对体二极管就是VSD升高。其他关键参数如击穿电压、开关特性、栅氧可靠性，则不受影响。
额定电流密度下的双极退化
如前所述，要触发这个机制，BPD必须位于电子-空穴复合发生的物理位置。在正常工作的电流密度下（例如两倍额定电流），复合过程只发生在外延漂移层中，因此只有那些从衬底延申进入漂移层的BPD，才可能引发双极退化。
正常工作的电流密度下（例如两倍额定电流）："两倍额定电流"不是日常运行值，而是器件设计时必须覆盖的"正常过载情况"，比如电机启动、加速时的峰值。
通过精心设计的外延生长工艺，英飞凌能够确保所有BPD在外延漂移层起始位置就被转化为非关键缺陷，而不会延伸到漂移层的关键区域。由于这些缺陷一旦存在于有源区的漂移区内，双极退化会立即发生，因此JEDEC标准将双极退化定义为早期失效机制，其只影响部分器件，需要测试数千个样品才能计算失效率。
自CoolSiCTM MOSFET技术推出以来，英飞凌建立了相应的资格认证流程，用于评估衬底材料质量和外延（漂移层）生长工艺。此外，英飞凌还引入了监控机制，持续获取工艺和衬底缺陷密度的信息。基于收集的数据，采取措施确保产品的高质量。
极高电流密度下的双极退化
前面说的额定电流触发的双极退化机制，主要针对额定电流工况。当器件遭遇更大电流时（比如电网故障或I2t事件），载流子复合区域会向漂移层深处扩展，逐步逼近SiC衬底与漂移层的界面。
后果：电流密度足够高时，所有存在缺陷的芯片都会开始漂移。为研究这一行为，英飞凌开发了一种衬底质量评估测试，即在直流模式下，向器件施加逐级升高的电流应力，每个电流水平保持15min。图41显示，在较宽电流密度范围内，RON保持稳定，不受电流密度上升影响（标记为安全工作电流密度）。但超过约1000A/cm2后，RON开始爬升，且幅度因衬底供应商而异。
机理：此区域内，复合等离子体开始激活衬底/外延界面处的BPD，这些缺陷在较低电流密度下本不关键，它们在外延生长初期已被转化为非关键的贯穿型刃型位错 (TED)，但一旦达到临界电流密度，这些TED就会被激活为可触发堆垛层错的状态。
临界电流密度高度依赖外延生长工艺，因此不同芯片供应商之间的差异可能很大。RON增幅及受影响芯片数量取决于衬底质量，晶圆之间可观察到明显差异。
英飞凌所有器件均按应用相关电流密度要求设计和认证。上述测试流程已开发完成并提交专利申请（德国专利申请号DE102024209244.4，待批），旨在确保临界电流密度始终高于应用中可能出现的电流密度。
在应用中的影响
如前所述，扩展生长的堆垛层错覆盖区域的电阻更高，流过的电流因此减少。图42展示了三种SiC器件的热成像 (EMMI)：无缺陷、少量缺陷、以及高电流应力导致大量缺陷的器件。可以清楚看到，堆垛层错区域几乎不发热，因为电流极低，没什么功耗。
如果SiC器件的少量缺陷已使RON和VSD增加到饱和，这些参数仍会在数据手册裕量范围内，长期运行不会有负面影响。
英飞凌沿用多年成熟的资格认证流程和验证措施，确保衬底和外延层质量，英飞凌能够确保在遵循JEP197文档所规定的应用条件下，不会导致产品偏离既定/保证的质量水平。这也得益于衬底材料的多源采购策略，英飞凌不仅能降低成本，还能选用市场上质量最高的衬底。
本公众号内容基于英飞凌2025年10月发布的《英飞凌如何控制和保证基于SiC的功率半导体器件的可靠性白皮书》进行整理、分析与解读，版权归原作者所有，本文仅作学术交流与技术讨论，不构成对原文的实质性替代，详细内容请阅读原文，如有不当引用请联系删除。
