随着生成式人工智能（Generative AI）与高性能计算（HPC）对硬件级异构堆叠的极限压榨，通过重布线层（RDL）将多个逻辑芯粒（如 CPU/GPU）与高带宽内存（HBM）级联的 2.5D-IC 系统已成为绝对主流。然而，现有的芯粒-封装协同设计（Chiplet-Package Co-Design）流存在一个物理断层：前端算法在优化芯粒位置与引脚分配时，完全将后道动态的 RDL 实际布线拓扑视为“盲区”，常使用简单的直线曼哈顿距离进行等效估算，导致流片后期引爆大面积的时序违例与信号完整性（SI）恶化。
在 EDA 领域权威期刊 ACM Transactions on Design Automation of Electronic Systems (TODAES 2026) 上，香港中文大学联合英伟达（NVIDIA）研发团队发表了突破性论文《Adaptive Redistribution Layer Routing for Chiplet-Package Co-Design in 2.5D System》。团队首次提出了一套在协同设计初期就能自动生成的、具备自适应纠错能力的快速布线引擎。本文将为您深度拆解这一前沿异构封装全自动物理设计（Physical Design）范式。
01. 报告信息速览与核心系统痛点
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报告主题： Adaptive Redistribution Layer Routing for Chiplet-Package Co-Design in 2.5D System（2.5D 系统中面向芯粒-封装协同设计的自适应重布线层布线技术） 发表期刊： ACM TODAES (2026) 核心作者群： Zhen Zhuang, Tsung-Yi Ho（香港中文大学）；Weishiun Hung（英伟达 - NVIDIA Corp）；Md Arafat Kabir（MangoBoost）；Yarui Peng（阿肯色大学）
? 2.5D 先进封装设计流中的“致命断层”
脱离布线拓扑的被动布局死局： 传统工艺中，芯粒和封装通常相互独立设计，直至组装阶段才进行整合。现有的协同设计方法虽然尝试通过迭代优化芯粒布局来提升系统性能，但完全忽略了后道高动态的 RDL 实际布线拓扑，导致前道布局算法与后道布线之间存在严重的非线性信息脱节。 时序违例与信号完整性（SI）黑盒： RDL 布线通常存在极高密度的多布线层，通道内的金属细微结构、过孔（Via）寄生电容以及弯折突变，会产生严重的寄生电阻电容（RC）延迟。当前道优化算法误以为完成了最优布局时，后道物理 EDA 工具在面对错综复杂的凸点（BGA/C4 Bump）冲突时，不得不采用冗长的绕线来勉强通关，从而在流片后期引爆大面积的时序违例与反射恶化。 传统顺序流导致的迭代灾难： 传统的串行设计流（Sequential Flow）中，芯粒布局定稿后便无法更改，后道 RDL 布线工具只能在有限的物理残存腹地里“戴着镣铐跳舞”。这种由于缺乏封装级动态路由反馈引起的研发停滞，正急需一套在协同设计初期就能自动生成的、具备自适应纠错能力的快速布线引擎。
02. 先进封装协同布线核心概念储备库
在剖析本篇文献提出的自适应动态路由（Adaptive Routing）算法前，必须确立以下核心技术基石：
重布线层 (RDL, Redistribution Layer)： 2.5D/3D 先进封装中位于晶圆级或基板层面的高密度高导电性金属层。其核心作用是将芯片上极细微、高密度的晶圆级垫片（Pads）重新引出并扇出（Fan-out）到间距较宽、面积较大的封装微凸点（Micro-bumps）或 C4 凸点上，是打通芯粒间极其关键的物理高速通道。 混合伪流网络 (Hybrid Pseudo-flow Network)： 本文引入的高级图论数学模型。针对大规模 RDL 布线中错综复杂的单端多引脚网络和极其严苛的总线（Bus）多终端网络，通过将传统电学路由图抽象为包含源汇顶点的网络流图，并在求解过程中允许容量临时破限（即引入“伪流”），从而大幅规避了常规整数线性规划（ILP）在处理复杂过孔路由时引发的计算发散死锁。 多域一体化自适应协同 (SI/PI/Timing Co-Optimization)： 在 2.5D 系统中，RDL 路由不仅是一项几何填充问题，更直接受控于高频下的物理边界：每微米导线电阻引发的直流压降（IR Drop）、相邻并行线间的串扰、以及高速通信所需的绝对时序等长。自适应协同的核心就在于在算法迭代中实时闭环纠偏。
03. 自适应芯粒-封装协同设计流（Co-Design Flow）架构
为了彻底跨越前道布局与后道布线之间的鸿沟，香港中文大学联合英伟达团队提出了一套动态级联的自适应协同设计框架：
芯粒布局引擎 (Layout Engine)： 随机或启发式生成初始的芯粒空间坐标位置，并输出基础的引脚与凸点排布矩阵。 自适应 RDL 路由算子 (Proposed Adaptive Router)： 接收布局参数，将其注入本算法核心。算子内部分为“全局路由（Global Routing）”提取与“详细路由（Detailed Routing）”解算两个分级动作。 动态网络流反馈闭环： 如果详细路由遇到由于引脚过密导致的电学无法布通（Unroutable）缺陷，或者仿真器检测到总线时延超越时序红线，布线器会即时产生一组带有物理代价惩罚的自适应权重矩阵（Cost Update）逆向输入给布局引擎，强制触发芯粒位置的二次纠偏与自适应微调，直至全网格达成百分之百的布通（100% Routability）与时序收敛。
04. 算法硬核拆解：基于混合伪流与多网格细分的路由闭环
整个自适应 RDL 路由算法的核心动能，依赖于团队对传统 EDA 图论在多层异质封装环境下的两项重大数学改造：
1. 基于层拆解的多网络流图拓扑构建
传统的 2.5D RDL 布线极易因为大量的多线交叉（Net Crossing）而耗尽计算空间。算法通过将 3D 的多层封装重布线层沿 Z 轴解耦为数个独立的 2D 全局路由网格图（Grid Graphs），并创造性地将复杂的信号网（Nets）划分为两类处理：
源汇节点重构： 在图论网络中，芯粒一侧的输出引脚被定义为正向商品源点（Sources），封装或另一侧存储芯粒的接收凸点被定义为汇点（Sinks）。 容量与伪流松弛： 网格边的容量受限于金属布线线宽规则。算法允许在第一阶段迭代中，流量突破物理电抗容量的上限（即产生伪流，允许线迹临时重叠），随后通过最小费用最大流（MCMF）算法对交叉冲突区域进行全局自适应松弛与推离，实现了比传统 Dijkstra 绕线法快上数个数量级的拓扑解算效率。
2. 考虑信号完整性的详细非网格拓扑修正
在全局拓扑确定后，算法进入第二阶段——非网格化（Non-grid）的详细路由：
逃逸布线与凸点避让（Escape Routing）： 算法采用基于连通图割（Graph-cut）的高阶启发式推演，在密集如丛林般的 C4 凸点阵列中，自适应寻找最佳的逃逸间隙，自动规避由加工公差引起的过孔盲区。 物理线宽自适应调整： 针对阻抗匹配要求，布线器能够根据导线周围地返回平面的远近，动态加粗或收窄特定段 RDL 线的几何线宽，从算法源头洗刷了局部高频阻抗不连续性（TDR 跌落）。
05. 基准测试与实测性能数据实证
整个自适应协同设计系统完全基于 C++ 语言编写，并在搭载 2.10 GHz 工业级 CPU 及 128 GB 运行内存的超算节点上，针对大批量高密 2.5D Chiplet 基准测试集（包含 两个逻辑芯片级联 4 颗 HBM，以及 四个逻辑芯片级联 8 颗 HBM 的极限规格）实施了效能大阅兵（数据来源：原文 Table 1 与 Table 2）：
1. 跨代级路由布通率与总线线长优化矩阵
| C2M4-A | |||||
| C2M4-B | |||||
| C2M4-C | |||||
| C4M8-A | |||||
| C4M8-B | 直接跨越流片生死红线 |
2. 算法执行时效（Runtime）与时延缩减表现
实测数据不仅在几何线长上取得了颠覆性胜利，在最终的电学与时延表现上同样表现卓越：
时延裕量全面回升： 通过自适应反馈闭环对芯粒位置的逆向微调，全网最差时延路径（Worst Negative Slack）相比传统顺序流降低了 ****，有效阻断了由于后道封装绕线导致的信号高频截止危机。 高时效计算时耗控制： 得益于混合伪流算法对图论维度的降维打击，即使在处理包含多达 11,520 根超高密并行信号线、前道顺序流直接宣告死锁崩溃的超级大题 时，本套自适应 RDL 路由算法仅耗时 1,452 秒（约 24.2 分钟）即以 100% 的布通率完成了解算，展现出极高的工业级商业落地价值。
06. 核心工程技术结论
香港中文大学与英伟达团队的此项在先进封装 EDA 算法领域的重大突破，为下一代大算力异构芯粒级级联设计确立了全新的方法学标准：
自适应布线反馈是跨越 2.5D 设计断层的唯一通路： 明确了在单通道速率迈向更高标准的先进堆叠时代，将前道布局与后道路由剥离的传统设计方法已经彻底失效。只有像本算法一样，在研发初期就将 RDL 详细布线的 RC 寄生网络开销作为强约束实时反馈（Feedback）给芯粒布局引擎，才能避免由于后期绕线导致的流片流产。 图论数学模型的跨代升级： 证实了通过引入混合伪流（Hybrid Pseudo-flow）网络模型代替传统的整数线性规划或单一强行解算，是平抑百万级超大规模过孔布线计算爆炸（Combinatorial Explosion）的核心妙方。这套自适应动态路由引擎不仅完美兼容当前的 CoWoS-S 硅中介层平台，更能平滑外推至未来的高密度有机中介层、高阶面板级封装（FOPLP）以及颠覆性的无机玻璃基板（Glass Interposer）大板级自动布线中，为全球高性能计算芯片组的敏捷研发筑起了硬核的软件算法底座。
? 参考文献 (References)
[1] Z. Zhuang, W. Hung, M. A. Kabir, Y. Peng, and T.-Y. Ho, "Adaptive Redistribution Layer Routing for Chiplet-Package Co-Design in 2.5D System," ACM Transactions on Design Automation of Electronic Systems, vol. 31, no. 2, article 47, pp. 47:1-47:18, Feb. 2026.
[2] C.-H. Chiang, F.-Y. Chuang, and Y.-W. Chang, "Unified redistribution layer routing for 2.5D IC packages," in Proceedings of the 25th Asia and South Pacific Design Automation Conference (ASP-DAC), Beijing, China, 2020, pp. 331-337.
[3] P. Vanna-lampikul, L. Zhu, S. Erdogan, M. Kathaperumal, R. Agarwal, R. Gupta, K. Rinebold, and S. K. Lim, "Glass interposer integration of logic and memory chiplets: PPA and power/signal integrity benefits," in Proceedings of the 60th ACM/IEEE Design Automation Conference (DAC), San Francisco, CA, USA, 2023, pp. 1-6.
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