GAA，一般指全环绕栅极晶体管（Gate-All-Around FET）。GAA被广泛认为是鳍式结构（FinFET）的下一代接任者。下面简单介绍一下GAA器件集成工艺与关键挑战。
GAA器件集成工艺——主要流程与关键工艺
环栅硅纳米片（GAA NS)主要流程工艺
N/P MOS性能差异大（Si-100)/<110>沟道）
前道Ge元素具有沾污风险，限制工艺温度
内侧墙集成挑战大，工艺不成熟
HKMG多阈值实现困难（空间有限）
高选择比纳米沟道释放工艺（干法、湿法、对形貌、表面等要求）
难以满足电路所有器件需求，如I/O、HV等）
底层纳米片沟道非理想因素（寄生电阻、阈值漂移）
寄生电容与寄生电阻优化挑战大
硅纳米片GAA器件——纳米线释放工艺优化
GAA堆叠纳米片沟道释放工艺优化
采用GeSi高选择腐蚀溶液，腐蚀速率不断增加，48h后，速率饱和
GeSi RTA退火在750度时腐蚀速率最慢，温度高于或低于750度，腐蚀速率都会加快
GeSi层腐蚀的速率与其厚度呈正相关
硅纳米片GAA器件——热预算控制优化
GAA堆叠纳米片器件热预算控制优化
Ge/Si在900度以下，几乎没有相互扩散
Ge/Si在900度时，出现相互扩散
Ge/Si在1000度时，严重相互扩散
光刻工艺——挑战及技术难点
3nm技术节点GAA器件→更小的沟道及金属线尺寸，并且NS具有宽度变化性
M0、栅和Fin制备等关键层需要使用高级极紫外光刻（EUV）技术
3nm技术节点gate pitch为42nm,器件最小周期为21nm
必需使用EUV光刻技术，并结合HNA、DP技术
EUV计算光刻技术是关键环节之一
源漏选择性外延——挑战及技术难点
SiGe外延工艺选择性挑战：多介质表面（SiN，SiO，Dummy Gate）和不同晶面生长
图形密度效应影响：SiGe的厚度和浓度分布不均匀
SiGe源漏原位掺杂：更高的Ge组分（大于40%），更高的掺杂浓度，更低的电阻率
GAA中沟道横向外延与纵向外延的质量控制
内侧墙工艺——挑战及技术难点
内侧墙控制NS沟道在释放工艺中向源漏方向的横向腐蚀
该工艺包含高选择比各向异性刻蚀、高填充比薄膜沉积和高质量选择外延等多个具有挑战性的工艺环节
原子层刻蚀工艺——挑战及技术难点
原子层刻蚀(ALE) 为ALD的逆过程，其挑战和难点:
高k介质金属栅——挑战及技术难点
GAA器件中HKMG的集成挑战
自对准接触工艺——研究进展
●SAC技术早期用在DRAM上，采用C4F8/CO, C4F8/CH2F2气体刻蚀ILD层; 7nm以下F inFET和GAAI艺也必须用到SAC工艺
可靠性技术——必要性
可靠性技术研发是新器件技术走向产业化规模应用的一个重大瓶颈问题 可靠性技术研发涉及多个环节，在尺寸缩小、走向系统集成的未来面临更多挑战 为缩短研发周期，提前介入新器件技术可靠性研究十分必要 国际上针对先进器件的可靠性研发细节都是“黑盒子”
可靠性技术——挑战及技术难点
可靠性技术——设备需求
END
