当晶体管尺寸微缩逐渐接近物理极限，芯片性能还能从哪里获得增长？

过去几十年，集成电路性能提升高度依赖晶体管尺寸微缩。但进入5nm以下后，成本、散热、传输带宽和制造良率等因素共同作用，功耗墙、存储墙和面积墙逐渐成为限制单颗芯片性能继续提升的重要因素。与此同时，AI和高性能计算不断提高对计算密度、互连带宽和能效的要求，单颗SoC正在面临越来越复杂的系统级约束。

在这一背景下，芯粒（Chiplet）与先进封装受到越来越多关注，逐渐引领芯片性能提升和系统架构演进的重要路径。

2026年7月18日，在江苏无锡举行的CCFCHIP大会开幕式上，《集成芯片与芯粒技术白皮书（第二版）》发布。中国科学院计算技术研究所研究员韩银和介绍了白皮书的编写情况，在国家自然科学基金委员会的支持下已组织三届集成芯片与芯粒大会，并凝练集成芯片和芯粒领域的关键问题、技术方向，形成白皮书第二版。随后，中国科学院院士刘明、中国科学院院士施毅共同完成白皮书发布仪式。《集成芯片与芯粒技术白皮书（第二版）》的一个值得关注的判断是，集成芯片正在成为继尺寸微缩、新原理器件之后，集成电路性能提升的第三条路径。

白皮书对近年来集成芯片和芯粒技术的发展进行了系统梳理，并进一步从集成架构、芯粒、中介层、键合、互连、EDA等方面总结了未来发展的十大趋势。

白皮书发布现场

从“微缩”到“做大”：白皮书提出第三条性能增长路径

对于芯片性能如何继续增长，白皮书梳理了三条技术路径。

第一条是尺寸微缩，通过不断缩小晶体管尺寸提升集成密度和性能；第二条是新原理器件，通过FeRAM、RRAM、MRAM、PCM、FeFET以及二维材料、碳纳米管等新器件、新材料探索新的性能和能效空间；第三条是集成芯片，即先制造具有特定功能的芯粒，再通过先进封装将多个芯粒组合成系统级芯片。第三条路径的核心变化，是把过去受单颗Die限制的芯片面积扩展到封装和系统层面。

中科院计算技术研究所在“Big Chip”一文中提出的算力-面积扩展（DAE）定律，从晶体管密度D、芯片面积A和体系结构效率E三个维度描述芯片性能。

其中，晶体管密度主要受制造工艺和器件技术影响，芯片面积反映能够集成的资源规模，体系结构效率则反映单位晶体管能够发挥出的性能水平。按照这一定律，当先进工艺的获取和演进受到限制，而体系结构效率的改善又相对渐进时，扩大芯片面积、提高集成规模，便成为芯片性能增长的一种现实选择。这也为观察近年来芯粒数量增加、封装面积扩大等现象提供了一个解释角度。

芯粒集成芯片面积发展趋势

从单一计算芯粒，到计算、缓存、I/O、存储、互连、光学等不同功能芯粒并存；从传统硅中介层，到有机、玻璃等新型中介层——芯片正在逐渐突破“一颗Die”的物理边界。

从白皮书的分析来看，集成芯片并不是尺寸微缩的替代方案。白皮书将两者视为可以相互配合的技术路线：尺寸微缩继续用于提升单个芯粒的性能和芯粒间互连能力，而不同工艺节点的芯粒则可以根据性能、功耗和成本需求进行组合。如同传统燃油车与新能源车的新路径协同发展。

2.5D、3D、3.5D：芯片开始向两个方向扩展

在讨论集成芯片的具体实现方式时，白皮书把重点放在芯粒之间如何连接和组织。随着芯粒数量增加，系统不仅需要容纳更多功能模块，也需要在互连密度、传输距离和集成规模之间作出选择。

围绕这一问题，白皮书系统梳理了2.5D、3D和3.5D三类集成范式。2.5D主要解决横向扩展。多个芯粒并排放置在硅中介层、有机中介层或扇出RDL上，通过高密度互连形成一个整体；3D则转向纵向堆叠，通过TSV、微凸点或混合键合缩短芯粒之间的连接距离；3.5D进一步把两者结合起来，形成“横向扩展+纵向堆叠”的混合集成体系。

2.5D已经率先在“GPU/FPGA/AI加速器+HBM”的场景中实现规模化应用。Xilinx Virtex-7 2000T是较早的代表之一；随后，NVIDIA GP100等产品进一步推动“逻辑Die+HBM+中介层”成为高性能计算芯片的重要集成形态。

3D则进一步把集成密度推向垂直方向。HBM已经验证了存储Die三维堆叠的产业化路径，AMD 3D V-Cache等产品则将类似思路进一步应用到逻辑与缓存之间。

在此基础上，3.5D开始组合两种方式。以AMD MI300系列采用的2.5D＋3D混合集成为例，在中介层上进行大面积横向集成，同时通过垂直堆叠实现局部高密度互连。白皮书将其视为兼顾大面积横向扩展和高密度垂直互连的重要技术形态。

白皮书对三种封装形态的分析表明，先进封装的作用已经不再局限于芯片制造完成后的承载与连接。随着集成方式由2.5D向3D和3.5D延伸，封装也开始参与计算、存储和互连资源的系统组织。

芯粒分解与组合：从2颗到64颗，从单一类型到百花齐放

架构变化首先体现在芯粒数量上。

白皮书梳理的国内外产品和原型显示，AMD第五代Epyc Turin处理器最多集成17个芯粒；Apple M3 Ultra通过UltraFusion集成2个计算芯粒；Intel至强6 Granite Rapids使用3–5个芯粒；Ponte Vecchio则集成了47个芯粒。NVIDIA Blackwell GPU平台也采用多个计算芯粒与HBM芯粒。

国内相关产品与学术原型的芯粒数量同样在增加。华为昇腾910B集成7个芯粒，910C进一步增加到14个；中科院计算所“之江大芯片一号”集成64颗CPU芯粒，浙江大学与之江实验室“悟空”类脑计算机集成64颗类脑计算芯粒，复旦大学2025年基于“芯斋”硅中介层实现16颗存算一体芯粒的3D集成，清华大学与上海AI实验室的验证样机也集成了数十颗可重构AI芯粒。

AMD Epyc系列处理器芯粒数量发展趋势图

芯粒的变化也不只有数量增长，功能类型同样在不断丰富。

AMD较早采用计算Die和I/O Die分离的方法，Zen系列和MI300系列均沿用了这一思路。Intel Ponte Vecchio则进一步扩大了功能拆分的范围，包括6个Xe HPC计算芯粒、8个Rambo缓存芯粒、2个Xe Base互连芯粒、11个EMIB硅桥、2个Xe Link集群互连芯粒以及8个HBM芯粒。与此同时，存储芯粒和光学芯粒也已经形成了相对明确的发展路径。SK海力士HBM3已经大规模量产，HBM4建立了量产产线并交付样品；三星已经推出HBM3E，HBM4量产在即。Ayar Labs发布TeraPHY光学收发器芯粒，Intel发布OCI芯粒，可以直接从封装内部输出光信号。

在列举现有产品之外，白皮书还关注了芯粒由专用设计走向模块化组合的可能性。北极雄芯提出的“货架芯粒”思路，就是将通用HUB Chiplet与多个Functional Chiplet组合，用户可以根据需求选择不同芯粒。与此同时，非同源芯粒之间的互操作和协同工作仍然是需要解决的问题。Arm联合生态伙伴制定的Chiplet System Architecture（CSA）规范目前已经获得60多家企业支持，国内也发布了《小芯片接口总线技术要求》和《芯粒互联接口规范》系列国家标准。

中介层在“变大”，材料也越来越丰富

芯粒数量不断增加，对中介层的尺寸、布线能力和制造成本提出了更高要求。

中介层是2.5D/3D/3.5D集成的重要载体，其内部包含大量互连线，直接影响可集成的芯粒数量、布线密度和信号损耗。最早成熟的是硅中介层，但随着封装尺寸扩大，其面积和制造成本开始成为新的约束。

白皮书总结了CoWoS技术发展趋势。台积电CoWoS-S的中介层面积从2012年Xilinx约858mm²，发展到2021年的2500mm²，即约3×光罩面积，并进一步向5.5×光罩发展。但当硅中介层超过4倍光罩面积、约3320 mm²后，晶圆级吞吐量会明显下降，多光罩拼接的对准误差也更加难以控制，单位晶圆利用率和良率同步下降。

有机中介层则提供了另一种扩展方向。CoWoS-R采用聚合物RDL替代硅中介层，典型L/S约为2μm，互连密度低于硅中介层，但尺寸可以进一步做大。2024年台积电推出的5.5×光罩CoWoS-R中介层已经可以集成4颗大型SoC和12颗HBM，I/O数量从1k提升至2k。

CoWoS-L则采用硅桥的方式，只在需要高密度互连的位置使用硅材料。台积电2023年展示的CoWoS-L测试载体约2500mm²，内部嵌入10余枚硅桥。

CoWoS 技术发展趋势图

在硅和有机材料之外，白皮书还将玻璃列为值得关注的中介层材料之一。玻璃中介层具有较低的介电常数和损耗因子，热膨胀系数可以通过组分进行调节，同时支持大尺寸面板级制造。台积电、Intel等厂商已经开始开发面板级玻璃中介层产品，不过目前仍处于试验阶段。白皮书从介电常数、CTE、翘曲、尺寸可扩展性、互连密度以及TSV/TGV可制造性六个维度对不同中介层材料进行了比较。

不同封装中介层的物理特性

集成芯片技术下一阶段将走向何方？十大趋势背后的几条技术主线

从集成芯片与芯粒技术白皮书第二版提出的“十大趋势”来看，一个清晰的判断是：集成芯片的发展已经不再局限于封装工艺本身，而是同时向更大规模、更高密度、更强互连和更灵活的异构组合演进，呈现出几条技术主线。

首先是集成规模与互连密度的持续提升。白皮书判断，集成芯片尺寸将不断增大，封装可能逐步接近晶圆级乃至面板级。背后的原因是，在AI训练、推理和高性能计算中，互连带宽与能耗已经成为制约系统性能的重要因素。与板级互连相比，将计算芯粒、I/O芯粒和高带宽存储集成到同一封装，可以缩短数据传输距离，提高带宽密度，并降低每比特能耗。由此，“一个封装就是一个小型系统”可能成为重要的产品形态。

封装变大之后，芯粒之间如何高效连接就更加关键。白皮书同时提出了两种互补的互连趋势：一方面，混合键合的节距将继续向百纳米微缩，使芯片之间形成数微米甚至亚微米的超短连接，推动跨芯粒互连延迟逐步接近片内互连水平；另一方面，光I/O芯粒将为中长距离互连提供低延迟、高带宽的解决方案，突破传统电互连在损耗、串扰、布线和功耗方面的限制。这两条路径分别面向极致电互连和片间光互连，共同服务于更大规模的Chiplet算力网络。

与互连同步变化的还有存储。白皮书认为，HBM已经成为第一个事实通用芯粒，下一步将从形态相对固定的标准组件走向可配置存储芯粒。其变化重点集中在Logic Die：除了高速接口和内存控制器，还可以根据需求集成数据预处理、近存计算等功能IP。客户未来可能从DRAM堆叠芯粒库和逻辑功能IP库中进行组合，形成与自身AI加速器架构相匹配的存储子系统。

大模型应用还将催生更多近DRAM的集成芯片形态。围绕高带宽、高密度和高定制化，HBM垂直堆叠、近存计算、3D DRAM以及晶圆级异质集成等路径将并行发展。它们并不是相互替代，而是面向不同需求，推动DRAM从标准化存储芯粒向计算与存储深度融合的集成芯片演进。

在封装架构上，白皮书将3.5D集成视为一条关键路径。它把2.5D的横向广度互连与3D的纵向堆叠结合起来，使逻辑、缓存、网络和计算模块可以进行更灵活的组合。与此同时，玻璃、碳化硅等新型中介层也开始受到关注：玻璃中介层面向大尺寸、超薄化和高精度互连，碳化硅中介层则发挥高热导率和高机械强度优势，服务高功率、高频和高可靠应用。

这些变化还将推动ABC集成模式的应用。按照白皮书的判断，系统设计由以单颗SoC为中心，转向以芯粒库为中心，封装阶段也由简单连接转变为真正的系统构建阶段。随着互连协议、PHY及管理IP逐渐标准化，通用芯粒和专用芯粒不断丰富，芯粒组合将走向模块化、参数化和工具化。

这种变化也会延伸至更广泛的产品与生态。白皮书判断，芯粒化设计将开始进入旗舰手机芯片，为端侧大模型所需的算力、存储带宽和能效协同提供更灵活的选择；芯粒与RISC-V也将共同构建开放计算生态，通过标准互连协议组合不同来源、不同功能的RISC-V芯粒，降低高性能芯片的设计与制造门槛。

中国的Scale-out路线与美国的Scale-up路线

如果将视角进一步从技术本身扩展到产业发展路径，白皮书还对中国集成芯片重大研究计划与美国DARPA Electronics Resurgence Initiative（ERI）进行了比较。ERI由美国DARPA主导，2017年开始实施，2023年进入第二阶段，总投资超过25亿美元；中国集成芯片前沿技术科学基础重大研究计划由国家自然科学基金委主导，于2023年启动。

两者在技术路线上的差异被概括为六个方面：

白皮书将两条路径的差异概括为：中国的集成芯片发展的重要抓手是基础研究和开源生态，以基础研究和国产替代为主，目标是形成自主可控的技术体系，路线是Scale-out + RISC-V开源。美国的重要抓手是先进制造和标准控制，以国防需求和产业优势为主，目标是巩固现有产业链顶端地位，路线是 Scale-up + ARM/x86闭源体系。

其中，中国路径更加重视基础研究和开源生态，希望通过先进封装、成熟工艺和大规模芯粒集成实现“以集成换制程”；美国则依托先进制造和标准控制，通过3D堆叠、混合键合、UCIe等技术继续沿现有工艺优势推进。

从一颗SoC，到一个可组合的系统

从尺寸微缩到芯粒，从2.5D到3D、3.5D，从硅中介层到玻璃，从计算芯粒到HBM和光学芯粒，再到RISC-V和芯粒生态，近年来集成芯片技术发生的变化是多点技术的共同突破，芯片设计、制造和封装边界正在同时发生变化。

白皮书所梳理的技术进展显示，芯粒数量已经从个位数、十余颗逐渐走向数十颗，封装尺寸不断扩大，中介层材料持续演进，互连节距向更小尺度推进，单路互连带宽进入Tbps级别，多场协同仿真也成为芯粒集成EDA的重要发展方向。芯粒带来的变化并不只是“把芯片做大”，传统单芯片设计中，系统功能需要在一颗SoC内部完成；而在集成芯片范式下，系统可以根据应用需求进行功能分解，将不同功能形成芯粒预制件，再按照应用需求进行组合和集成。

由此，芯片设计的基本对象正在从一颗完整SoC，逐步扩展为由多个可组合芯粒构成的系统。从这个角度看，《集成芯片与芯粒技术白皮书（第二版）》所总结的十大趋势，实际上对应着同一条技术演进主线——芯片正在突破单Die的面积限制，芯粒正在突破单一功能的边界，而先进封装则正在成为连接这些资源、重新组织计算系统的重要技术平台。

《集成芯片与芯粒技术白皮书(第二版)》下载链接：https://www.gitlink.org.cn/zone/iChips/source

参考资料：《集成芯片与芯粒技术白皮书(第二版)》，集成芯片前沿技术科学基础专家组/中国计算机学会集成电路设计专业委员会/中国计算机学会容错计算专业委员会，2026。