2026 年 6 月，三星电子在夏威夷举办的 IEEE VLSI Symposium on Technology and Circuits 上正式公开了全球首款 5 nm 制程嵌入式 MRAM（eMRAM） 的功能验证成果。论文通讯作者 Hyunsung Jung 来自三星电子华城研发中心，是三星 eMRAM 核心团队中自 2017 年起持续发表 MTJ 集成与可靠性研究的关键成员。该工作首次在 5 nm FinFET 逻辑平台上演示了完全功能的 2T1R eMRAM 芯片——通过 MTJ 堆叠材料、图形化刻蚀和 BEOL 热管理的全流程协同优化，将隧穿磁阻比（TMR）和击穿电压各提升 15%，位线漏电抑制 超过 6 个数量级 至 pA 量级，短失效率控制在 <1 ppm，并在 −40°C 至 150°C 全温域内维持鲁棒读裕度，满足 AEC-Q100 Grade 1 车规级可靠性要求。三星目前将 5 nm eMRAM 量产节点定于 2027 年。
行业背景与技术痛点
汽车电子架构的演进正在对非易失性存储器提出前所未有的严苛要求。传统嵌入式闪存（eFlash）在 28 nm 以下节点面临写入速度慢、耐久有限和工艺复杂度剧增等瓶颈，而 eMRAM 凭借非易失性、接近 SRAM 的读写速度、极低功耗和理论上无限耐久，成为替代 eFlash 的主力候选。三星自 2019 年量产 28 nm eMRAM 以来，又陆续完成了 14 nm 和 8 nm FinFET 节点的商业化开发，其 8 nm eMRAM 已在 2026 年 ISSCC 上展示了量产级良率。
然而，从 8 nm 向 5 nm 缩进时，三项相互耦合的物理瓶颈同时爆发。第一，光刻极限——MTJ 关键尺寸（CD）必须随单元面积等比缩减（5 nm 节点目标单元面积约 0.011 μm²），CD 的绝对偏差裕度被压缩到 8 nm 节点不可比拟的程度。第二，MgO 势垒退化——为在缩小后的 MTJ 中维持足够的写入电流和速度，MgO 隧穿势垒必须减薄以降低 RA 乘积，但势垒减薄直接导致 TMR 急剧劣化、击穿电压下降和短路失效概率上升。第三，互连漏电失控——MTJ 间距随节点缩小，图形化刻蚀过程中产生的金属再沉积物在窄间距下更容易桥接相邻单元，造成位线漏电流呈数量级式增长。此前，业界尚无任何团队在 5 nm 节点上演示过同时克服上述三项瓶颈的完整功能 eMRAM 芯片。
核心创新点
三星团队的策略并非逐项单点优化，而是采用了贯穿材料、图形化和 BEOL 热管理的三管齐下协同路线。
在材料层面，团队通过优化 MTJ 薄膜沉积工艺实现界面原子级平整化——TEM 和倾斜 SEM 对比显示，优化后的 MTJ B 方案的界面质量显著优于基线方案 MTJ A，仅此一项就带来 TMR 提升 5% 和击穿电压小幅增长。在此基础上，进一步对 MTJ 各磁性层进行组分调谐，将 TMR 增幅推至 10%、击穿电压提升 >10%，同时将相关短失效率压低至数个 ppm 级别。两项材料优化叠加，最终贡献了 TMR 总计 15% 的提升，打破了传统缩放路径中 TMR 随 MgO 减薄而单向退化的规律。
在图形化层面，团队用先进离子束刻蚀（IBE） 替代基线刻蚀工艺，并在 MTJ 侧壁追加包覆层。这一组合策略的成效体现在两个关键指标上：一是 MTJ 局部 CD 均匀性（LCDU）改善 27%，使电阻变异系数（CV）在目标 R₀ 处缩减 14%，直接缩小了高低阻态分布的交叠区域；二是位线漏电流被压制 超过 6 个数量级——从基线工艺下 8 nm → 5 nm 时泄漏暴增 4 个量级的恶化趋势，扭转为降至 pA 量级的近乎清零。插图中的顶视 SEM 图像直观展示了先进 IBE 对金属再沉积的抑制效果。
在热稳定性层面，三星在 MTJ 堆叠中插入了扩散阻挡层，抑制 BEOL 后续热工艺中层间原子的互扩散。效果表现为钉扎层交换偏置场（Hex）提升 ≈3%，回流焊等效烘烤应力后的数据保持特性达标，且写入性能完全不受影响——这意味着扩散阻挡层只拦截了有害的原子迁移，并未增加 MTJ 的开关势垒。这一点对车规芯片尤为关键，因为焊接回流焊（≈260°C）是车载芯片在组装过程中必须承受的热冲击。
工艺路线与验证体系
三星在 5 nm FinFET 逻辑平台的 BEOL D5 与 D6 金属层之间 集成了 2T1R 单元架构的 MTJ。全工艺流程的验证体系覆盖了从纳米级形貌到晶圆级统计的完整链条：TEM 和倾斜 SEM 用于 MTJ 界面与刻蚀形貌表征，CD-SEM 量化 LCDU 分布，单元级电学测试提取 TMR、击穿电压和位线漏电，晶圆级测试则在 −40°C、室温、150°C 三个温度点 和 中心、中部、边缘三个晶圆区位 上全面评估读裕度的一致性和最差工况表现。可靠性验证方面，团队采用回流焊等效烘烤应力后测量全晶圆失效位分布和误码率（BER），以确保数据保持能力覆盖器件全生命周期。
读裕度的物理本质是高低阻态（D0/D1）分布之间的判决窗口，受 TMR 绝对值、两态电阻离散度和位线漏电流三因素共同制约。三星的协同优化恰恰同时打击了这三个维度：提升 TMR 拉大了窗口绝对值，LCDU 改善压缩了电阻离散度，IBE + 包覆层消除了漏电对读出电流的侵蚀。三者叠加的效果在芯片级得到验证——即便不启用修复和纠错码（ECC），晶圆上仍能获得无硬失效的工作芯片；启用 1-bit ECC 后，−40°C 和 150°C 下的读裕度均保持充足，最差区位和温度组合下无退化。回流焊烘烤后的失效位分布呈可恢复特征，BER 在晶圆内均匀，表明不存在随时间累积的不可逆损伤。
图示要点解析
• 图1 | 5 nm eMRAM 单元结构与 BEOL 集成剖面：(a) 2T1R 单元结构示意图；(b) 截面图展示 MTJ 堆叠垂直位于 D5 与 D6 互连层之间。
• 图2 | 缩放面临的三大挑战示意：汇总了 (1) 光刻 CD/间距极限、(2) MgO 势垒减薄引起介质退化与 TMR 下降、(3) 间距缩小导致金属残留和互连漏电增大。
• 图3 | MTJ 界面平整化对 TMR 和击穿电压的影响：(a) 倾斜 SEM 对比显示 MTJ B 界面显著优于 MTJ A；(b) MTJ B 实现 TMR 提升 5%；(c) MTJ B 击穿电压略高，表明介质完整性改善。
• 图4 | MTJ 组分优化进一步改善 TMR、击穿电压及短失效率：(a) TMR 提升 10%；(b) 击穿电压提升 >10%；(c) 短失效率抑制至 数个 ppm 级别。
• 图5 | 图形化工艺优化降低 MTJ CD 变异与电阻分散：(a) 工艺 B 的 LCDU 较工艺 A 改善 27%；(b) CD 分布更窄；(c) 在目标 R₀ 处电阻变异（CV）缩减 14%，直接裨益读裕度。
• 图6 | 位线漏电随节点缩放趋势及工艺优化效果：(a) 基线图形化下，从 8 nm 到 5 nm 泄漏增大 4 个量级；(b) 先进 IBE + 包覆层将泄漏降低 >6 个量级；插图显示金属再沉积显著减少。
• 图7 | 阴影效应缓解与短路故障率：经过先进的 IBE 和阴影效应缓解，侧壁再沉积导致的短失效率降至 <1 ppm，满足 5 nm 良率要求。
• 图8 | 扩散屏障对 BEOL 热稳定性与写入性能的影响：(a) 钉扎层交换偏置场（Hex）提升 ≈3%，表明界面稳定性改善；(b) 回流焊等效烘烤后数据保持仍达标；(c) 写入性能保持不变——扩散屏障未牺牲开关效率。
• 图9 | 芯片级电阻分布与 ECC 读裕度：(a) 无 repair/无 ECC 条件下仍可获得工作芯片，无硬失效 且点裕度足够；(b) 施加 1-bit ECC 后在 −40°C 与 150°C 下均获得 鲁棒读裕度。
• 图10 | 全晶圆三温点读裕度：中心/中部/边缘三个区位、−40°C/室温/150°C 三个温度下，读裕度均匀一致，最差工况无退化，确认晶圆级均匀性和温度鲁棒性。
• 图11 | 回流焊等效烘烤应力后的晶圆内失效位分布：D0/D1 态失效位分布呈可恢复性，BER 在晶圆内均匀，确认为 可纠错硬失效，保证器件全寿命零误操作。
• 表1 | 5 nm 车规级 eMRAM 与 14 nm、8 nm FinFET 节点的宏规格对比：展示各代 eMRAM 的单元面积、MTJ CD、RA 乘积、工作温度范围等关键参数随节点演进趋势。
竞争格局与未来展望
本文的技术路径建立在此前三项关键工作的基础之上。S. Ko 等人在 2024 年 IEDM 上率先报告了 8 nm eMRAM 的关键缩放技术——0.017 μm² 单元面积、90% 良率和 <0.5 ppm 短失效率，直接为 5 nm 攻坚提供了工艺基线。台积电 Y.-J. Lee 等人在 2025 年 VLSI Symposium 上演示了亚 50 nm MTJ CD 的双模 eMRAM（高速 20 ns / 高保持 >150°C 20 年），为判断三星 5 nm 成果在产业竞争中的相对位置提供了直接参照。而本文通讯作者 Hyunsung Jung 本人在 2025 年 IRPS 上发表的 STT-MRAM 缩放可靠性综述，则系统梳理了 MgO TDDB、保持/耐久权衡及读写干扰机制，构成了本文工艺优化决策的物理理解底座。
将这篇工作放在产业时间线上观察，其意义更为清晰。三星在 MRAM 领域的路线图演进节奏为 28 nm（2019 量产）→ 14 nm（2024）→ 8 nm（2026 ISSCC）→ 5 nm（本文，2027 目标量产），每一代间隔约 2–3 年，节奏稳定。值得注意的是，台积电在 2025 年 VLSI Symposium 上也展示了基于 16 nm 测试载具的亚 50 nm MTJ eMRAM 技术，但其策略是跳过 8 nm 从 12 nm 直接切入 5 nm，意图追赶三星的先发优势。两家的技术路线差异为 5 nm eMRAM 的竞争格局增添了一些不确定性。
当然，这篇三星论文仍留下了若干待解答的问题。论文仅展示了 1-bit ECC 下的读裕度，更高强度 ECC 或无 ECC 极限工况的表现尚待验证；耐久性数据在本文中缺席——尽管三星在 IEDM 2024 的 14 nm eMRAM 工作中已报告过 >10¹² 次循环的耐久水平，但 5 nm 节点由于 MgO 更薄、应力条件更苛刻，耐久性是否能继承尚需独立数据支撑。从功能验证芯片到 2027 年量产级良率的跨越，将是三星 eMRAM 工程化团队的下一场大考。
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